一种电应力保护电路，包括第一晶体管和旁路晶体管的检测电路。该第一晶体管，连接到驱动电压轨并在提供电应力时被导通；以及该旁路晶体管，响应于在第一晶体管导通时的信号输出而被导通，并配置为将电应力提供到参考电压轨。轨。轨。
【技术实现步骤摘要】
电应力保护电路以及包括其的电子装置
[0001]本专利技术涉及电应力保护电路以及包括其的电子装置。
技术介绍
[0002]通过驱动电压轨和/或参考电压轨输入的电应力可包括静电放电(ESD)和电过应力(EOS)。ESD意味着静电放电，静电放电是种放电现象，其中，有限数量的电荷在具有不同电势的两个物体之间快速移动，并且在几百皮秒(ps)到几纳秒(ns)内具有500V或更高的电压。
[0003]EOS是指当将超过规格限制的电压施加到电子装置，持续数十到数百微秒至一毫秒时可能发生的损坏，并且EOS的电压比ESD的电压低。
[0004]由于在短时间内施加高达数千伏特的ESD电压，瞬时旁路电压和电流是很重要的。由于施加比ESD电压低的EOS电压但施加时间相对较长，可能会发生薄绝缘层(诸如构成电路的金属氧化物半导体(MOS)晶体管的栅极氧化物层)的击穿，因而阻断EOS流向内部电路是很重要的。
技术实现思路
[0005]根据相关技术的保护电路使用串联连接的电阻器和电容器来减小静电放电(ESD)的峰值，并且延迟ESD以引导ESD流向参考电压(VSS)轨。然而，与ESD的电压相比，电过应力(EOS)的电压不会快速变化。因而，应当使用具有大电阻值的电阻器和具有大电容的电容器。然而，在这种情况下，缺点在于抗ESD的性能下降。
[0006]本专利技术是为了解决相关技术的上述问题。本专利技术旨在提供一种能够有效地保护电子装置免受EOS和ESD影响的电路。
[0007]根据本专利技术的一个方面，提供了一种包括检测电路和旁路电路的电应力保护电路。该检测电路包括第一晶体管，该第一晶体管连接到驱动电压轨并在提供电应力时导通；以及该旁路电路包括旁路晶体管，该旁路晶体管配置为在施加电应力时将电应力提供到参考电压轨。
[0008]根据本专利技术的另一方面，提供了一种配置为执行预定功能的电子装置，该电子装置包括检测电路和电应力保护电路。该检测电路包括连接到驱动电压轨并在提供电应力时导通的第一晶体管；以及该电应力保护电路包括响应于在第一晶体管导通时的信号输出而被导通的旁路晶体管，并配置为将电应力提供到参考电压轨。
附图说明
[0009]通过参考附图详细描述本专利技术的示例性实施方式，对于本领域技术人员而言，本专利技术的上述和其它目的、特征和优点将变得更加显而易见，其中：
[0010]图1是示出根据一个实施方式的电应力保护电路的示意性电路图；
[0011]图2是示出检测电路的另一示例的电路图；
[0012]图3A至图3C是示出旁路电路的示例图；
[0013]图4是示出根据第二实施方式的电应力保护电路的示意性电路图；
[0014]图5是示出检测电路的另一示例的示意性电路图；
[0015]图6是示出包括根据本实施方式的电应力保护电路的显示装置的示意图；以及
[0016]图7示出图7A至图7G中所示的曲线图，其中，图7A是示出以三角波形建模的电应力的曲线图，图7B是示出驱动电压轨和第二驱动电压轨的电压变化的曲线图，图7C是示出从检测电路输出的检测信号(NON)的曲线图，图7D是示出缓冲器的内部信号的曲线图，图7E是示出从缓冲器输出的缓冲器信号(ESDON)的曲线图，图7F是示出流经旁路电路的电流的大致形状的曲线图，以及图7G是示出当响应从检测电路输出的检测信号(NON)而驱动旁路电路时流经旁路电路的电流的大致形状的曲线图。
具体实施方式
[0017]第一实施方式
[0018]在下文中，电应力用于包括电过应力(EOS)和静电放电(ESD)。在下文中，将参考附图描述根据本实施方式的形成电应力保护电路10的方法。图1是示出根据本实施方式的电应力保护电路10的示意性电路图。参考图1，根据本实施方式的电应力保护电路10包括检测电路100，检测电路100包括第一晶体管MP1和旁路晶体管MN3，第一晶体管MP1连接到驱动电压轨VDD并在提供电应力时导通，以及旁路晶体管MN3响应于在第一晶体管MP1导通时输出的信号而被导通，并配置为将电应力提供到参考电压轨VSS。
[0019]检测电路100包括连接到驱动电压轨VDD的第一晶体管MP1。在图1所示的实施方式中，第一晶体管MP1可以是p型晶体管，并且其源电极和体电极可连接到驱动电压轨VDD。第一晶体管MP1的漏电极可连接到第一限流电阻器R1。尽管第一限流电阻器R1已被示为单个电阻器，但是在另一实施方式中，第一限流电阻器R1可包括串联、并联或串并连接的多个电阻器。
[0020]在图1所示的实施方式中，检测电路100还可包括第二晶体管MN2。例如，第二晶体管MN2可以是n型晶体管，并且第二晶体管MN2的体电极和源电极可连接到参考电压轨VSS。第二晶体管MN2的漏电极可连接到第二限流电阻器R2。尽管第二限流电阻器R2已被示为单个电阻器，但是在另一实施方式中，第二限流电阻器R2可包括串联、并联或串并连接的多个电阻器。旁路电路200包括旁路晶体管MN3，旁路晶体管MN3被导通以将电应力旁路到参考电压轨VSS而不将电应力提供到内部电路(未示出)。在一个实施方式中，旁路晶体管MN3的尺寸设计成即使在施加由ESD或EOS引起的电压和/或电流时也不会击穿的，并且MN3的尺寸大于第一晶体管MP1和第二晶体管MN2的尺寸。
[0021]图2是示出检测电路100的另一示例的电路图。参考图2，第二晶体管MN2的栅电极可通过栅极保护电阻器Rg连接到参考电压轨VSS。栅极保护电阻器Rg防止第二晶体管MN2的栅极绝缘膜由于通过参考电压轨VSS提供的电应力而击穿。
[0022]图3A至3C是示出旁路电路200的示例的图。尽管在图1所示的实施方式中，旁路电路200已被示为包括单个旁路晶体管MN3，但是根据图3a所示的示例，旁路电路200可包括串联连接的多个旁路晶体管MN3a、MN3b和MN3c，以防止旁路晶体管在高电压下击穿。根据图3B所示的示例，旁路电路200可包括并联连接的多个旁路晶体管MN3x、MN3y和MN3z，以防止旁
路晶体管由于大电流而击穿。另外，根据图3C所示的示例，旁路电路200可具有串联连接的多个旁路晶体管并联连接的结构。
[0023]在下文中，将描述具有以上配置的电应力保护电路10的操作。参考图1至图3，当通过驱动电压轨VDD施加电应力时，向第一晶体管MP1的源电极施加电流，并且当由于电应力引起的电压超过预定阈值电压时，在源极区域和沟道之间的PN结中发生雪崩击穿。因而，形成在第一晶体管MP1中的寄生双极晶体管(寄生BJT)导通，因而发生回跳现象使得第一晶体管MP1导通。当通过驱动电压轨VDD施加电应力时，形成在第二晶体管MN2中的寄生BJT也导通，因而发生回跳现象使得第二晶体管MN2导通。
[0024]当第二晶体管MN2导通时，第二晶体管MN2的漏电极电压降至参考电压VSS，并且将参考电压VSS提供到第一晶体管MP1的栅电极使得第一晶体管MP1导通。也就是说，当提供电应力时，第一晶体管MP1由于急速回跳现象本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种电应力保护电路，包括：检测电路，包括第一晶体管，所述第一晶体管连接到驱动电压轨并在提供电应力时被导通；以及旁路电路，包括旁路晶体管，所述旁路晶体管配置为在施加所述电应力时将所述电应力提供到参考电压轨。2.根据权利要求1所述的电应力保护电路，其中，所述检测电路还包括第二晶体管，所述第二晶体管连接到所述参考电压轨，以及所述第二晶体管由于在提供所述电应力时的击穿而被导通。3.根据权利要求2所述的电应力保护电路，其中，所述第一晶体管由于在提供所述电应力时的击穿而被导通；或所述第一晶体管由于在所述第二晶体管导通时形成的电压而被导通。4.根据权利要求2所述的电应力保护电路，其中：所述第一晶体管是p型金属氧化物半导体晶体管；以及所述第二晶体管是n型金属氧化物半导体晶体管。5.根据权利要求1所述的电应力保护电路，其中，所述旁路晶体管的尺寸大于所述第一晶体管的尺寸。6.根据权利要求1所述的电应力保护电路，其中：所述第一晶体管通过第一限流电阻器电连接到所述参考电压轨；以及当所述第一晶体管导通时，所述第一限流电阻器限制流经所述第一晶体管的电流。7.根据权利要求2所述的电应力保护电路，其中：所述第二晶体管通过第二限流电阻器电连接到所述驱动电压轨；以及当所述第二晶体管导通时，所述第二限流电阻器限制流经所述第二晶体管的电流。8.根据权利要求2所述的电应力保护电路，其中，所述第二晶体管的栅电极通过栅极保护电阻器连接到所述参考电压轨。9.根据权利要求1所述的电应力保护电路，还包括缓冲器，所述缓冲器配置为接收和缓冲所述检测信号并输出所缓冲的检测信号。10.根据权利要求9所述的电应力保护电路，其中，所述缓冲器包括：第四晶体管，响应于所述检测信号而被导通；以及第三晶体管，响应于在所述第四晶体管导通时的信号输出而被导通。11.根据权利要求1所述的电应力保护电路，其中，将比提供到所述驱动电压轨的电压高的电压提供到所述第一晶体管的体电极。12.根据权利要求2所述的电应力保护电路，其中，将比提供到所述参考电压轨的电压低的电压提供到所述第二晶体管的体电极。13.一种配置为执行预定功能的电子装置，包括：检测电路，包括第一晶体管，所述第一晶体管连接到驱动电压轨并在提供电应力时导通；以及电应力保...
【专利技术属性】
技术研发人员：洪炳日，
申请(专利权)人：安纳帕斯股份有限公司，
类型：发明
国别省市：
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