一种带失效检测机制的时钟电路制造技术

本发明专利技术公开了一种带失效检测机制的时钟电路，包括第一电容充放电电路、第二电容充放电电路、第一比较器、第二比较器、基准电压输入端、第一充放电控制电路、第二充放电控制电路、失效检测电路、第三或非门和第二与非门。本发明专利技术的时钟电路无需借助外围电路即可产生时钟脉冲，实用性强；本发明专利技术通过两路充放电控制电路精确控制两路电容充放电电路交替工作，可得到精确的时钟波形；增加失效检测电路保证电路正常工作，提高了时钟电路的稳定性。本发明专利技术作为一种带失效检测机制的时钟电路可广泛应用于微控制器、数字信号通信和处理等运用时钟晶振电路的领域。

【技术实现步骤摘要】

本专利技术涉及微控制器、数字信号通信和处理等运用时钟晶振电路的领域，尤其是一种带失效检测机制的时钟电路。
技术介绍
在现今的数字化信息时代，越来越多的微控制和微处理技术被应用在我们的生活和工作当中。大到航天飞行器上的控制器，小到一个家用电饭煲的主控芯片，这些都会用到数字信号控制处理技术和微控制芯片，而对信号的处理就不能缺少了时钟晶振电路作为载体和依托。在数字控制技术发展初期，时钟可以采用晶振、环形振荡器、C振荡等多种形式。而晶振和LC振荡等多需要借助外围器件来实现；环形振荡器也需要锁相环来保持时钟的准确度；利用电容的充电特性，并控制其充电电压而得到相应时钟周期的方法，利用这种方法，在应用cmos设计时钟振荡器时，常见的问题就是精确度低和出现失效导致电路不能正常工作。
技术实现思路
为了解决上述技术问题，本专利技术的目的是提供一种带失效检测机制的时钟电路。本专利技术所采用的技术方案是:一种带失效检测机制的时钟电路，包括第一电容充放电电路、第二电容充放电电路、第一比较器、第二比较器、基准电压输入端、第一充放电控制电路、第二充放电控制电路、失效检测电路、第一逻辑判断模块和第二逻辑判断模块，所述第一电容充放电电路的输出端与第一比较器的第一输入端连接，所述第二电容充放电电路的输出端与第二比较器的第一输入端连接，所述基准电压输入端分别与第一比较器的第二输入端和第二比较器的第二输入端连接，所述第一比较器的输出端与第一充放电控制电路的第一输入端连接，所述第二比较器的输出端与第二充放电控制电路的第一输入端连接，所述第一充放电控制电路的第一输出端与第二充放电控制电路的第二输入端连接，所述第二充放电控制电路的第一输出端与第一充放电控制电路的第二输入端连接，所述第一充放电控制电路的第二输出端与失效检测电路的第一输入端连接，所述第二充放电控制电路的第二输出端与失效检测电路的第二输入端连接，所述失效检测电路的第一输出端与第一逻辑判断模块的第二输入端连接，所述第一充放电控制电路的第一输出端与第一逻辑判断模块的第一输入端连接，所述第一逻辑判断模块的输出端与第二电容充放电电路的输入端连接，所述失效检测电路的第二输出端与第二逻辑判断模块的第一输入端连接，所述第二充放电控制电路的第一输出端与第二逻辑判断模块的第二输入端连接，所述第二逻辑判断模块的输出端与第一电容充放电电路的输入端连接。进一步地，所述第一逻辑判断模块为第三或非门，所述第二逻辑判断模块为第二与非门。进一步地，所述失效检测电路包括第一或非门、第一缓冲器、第一非门、第一与非门和第二或非门，所述第一或非门的第一输入端为失效检测电路的第一输入端，所述第一或非门的第二输入端为失效检测电路的第二输入端，所述第一或非门的输出端和第一缓冲器的输入端连接，所述第一缓冲器的输出端和第一非门的输入端连接，所述第一非门的输出端和第一与非门的第二输入端连接，所述第一与非门的第一输入端为第一使能端，所述第一与非门的输出端为失效检测电路的第一输出端，所述第一缓冲器的输出端和第二或非门的第一输入端连接，所述第二或非门的第二输入端为第二使能端，所述第二或非门的输出端为失效检测电路的第二输出端。更进一步地，所述第一电容充放电电路包括第一 PM0SFET、第一电阻、第一NM0SFET和第一电容，所述第一 PM0SFET的源极和第一电阻的一端连接，所述第一 PM0SFET的漏极接电源，所述第一电阻的另一端和第一电容的一端连接，所述第一电阻的另一端与第一 NM0SFET的漏极连接，所述第一电容的另一端接地，所述第一 NM0SFET的源极和第一电容的另一端连接，所述第一 NM0SFET的栅极和第一 PM0SFET的栅极连接，所述第一 PM0SFET的栅极为第一电容充放电电路的输入端，所述第一电阻的另一端为第一电容充放电电路的输出端，所述第二电容充放电电路包括第二 PM0SFET、第二电阻、第二 NM0SFET和第二电容，所述第二电容充放电电路的电路连接和第一电容充放电电路的电路连接一样，所述第二PM0SFET的栅极为第二电容充放电电路的输入端，所述第二电阻的另一端为第二电容充放电电路的输出端。更进一步地，所述第一充放电控制电路包括第三PM0SFET，第四PM0SFET，第五PM0SFET，第六PM0SFET，第二非门，第二缓冲器，第三非门，第三NM0SFET，第四NM0SFET，第五NM0SFET，第六NM0SFET，所述第三PM0SFET的漏极接电源，所述第三PM0SFET的栅极和第五PM0SFET的源极连接，所述第三PM0SFET的源极和第三NM0SFET的漏极连接，所述第三NM0SFET的栅极和第五NM0SFET的漏极连接，所述第三NM0SFET的栅极为第一充放电控制电路的第一输入端，所述第三NM0SFET的源极接地，所述第五NM0SFET的源极接地，所述第五NM0SFET的栅极和第三非门的输出端连接，所述第三NM0SFET的漏极和第二非门的输入端连接，所述第四PM0SFET的漏极接电源，所述第四PM0SFET的源极和第二非门的输入端连接，所述第四PM0SFET的栅极和第二非门的输出端连接，所述第二非门的输出端和第二缓冲器的输入端连接，所述第二非门的输出端为第一充放电控制电路的第一输出端，所述第二缓冲器的输出端和第五PM0SFET的栅极连接，所述第二缓冲器的输出端为第一充放电控制电路的第二输出端，所述第五PM0SFET的漏极接电源，所述第五PM0SFET的栅极和第四NM0SFET的栅极连接，所述第五PM0SFET的源极和第四NM0SFET的源极连接，所述第四NM0SFET的源极和第六NM0SFET的漏极连接，所述第六NM0SFET的源极接地，所述第六NM0SFET的栅极为第一充放电控制电路的第二输入端，所述第五PM0SFET的源极和第三非门的输入端连接，所述第六PM0SFET的漏极接电源，所述第六PM0SFET的源极和第三非门的输入端连接，所述第六PM0SFET的栅极和第三非门的输出端连接，所述第二充放电控制电路的电路结构和第一充放电控制电路相同。更进一步地，所述时钟电路还包括输出波形整形电路，所述第二与非门的输出端与输出波形整形电路的输入端连接。本专利技术的有益效果是:本专利技术的时钟电路无需借助外围电路即可产生时钟脉冲，实用性强；本专利技术通过两路充放电控制电路精确控制两路电容充放电电路交替工作，可得到精确的时钟波形；增加失效检测电路保证电路正常工作，提高了时钟电路的稳定性。【附图说明】下面结合附图对本专利技术的【具体实施方式】作进一步说明: 图1是本专利技术一种带失效检测机制的时钟电路的一具体实施例电路图； 图2是本专利技术一种带失效检测机制的时钟电路的一具体实施例时钟波形图； 图3是本专利技术一种带失效检测机制的时钟电路中充放电控制电路的一具体实施例电路图； 图4是本专利技术一种带失效检测机制的时钟电路中失效检测电路的一具体实施例电路图。【具体实施方式】需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。—种带失效检测机制的时钟电路，参考图1，包括第一电容充放电电路1、第二电容充放电电路2、第一比较器P1、第二比较器P2、基准电压输入端VREF、第一充放电控制电路P3、第二充放电控制电路P4本文档来自技高网...

【技术保护点】
一种带失效检测机制的时钟电路，其特征在于：包括第一电容充放电电路、第二电容充放电电路、第一比较器、第二比较器、基准电压输入端、第一充放电控制电路、第二充放电控制电路、失效检测电路、第一逻辑判断模块和第二逻辑判断模块，所述第一电容充放电电路的输出端与第一比较器的第一输入端连接，所述第二电容充放电电路的输出端与第二比较器的第一输入端连接，所述基准电压输入端分别与第一比较器的第二输入端和第二比较器的第二输入端连接，所述第一比较器的输出端与第一充放电控制电路的第一输入端连接，所述第二比较器的输出端与第二充放电控制电路的第一输入端连接，所述第一充放电控制电路的第一输出端与第二充放电控制电路的第二输入端连接，所述第二充放电控制电路的第一输出端与第一充放电控制电路的第二输入端连接，所述第一充放电控制电路的第二输出端与失效检测电路的第一输入端连接，所述第二充放电控制电路的第二输出端与失效检测电路的第二输入端连接，所述失效检测电路的第一输出端与第一逻辑判断模块的第二输入端连接，所述第一充放电控制电路的第一输出端与第一逻辑判断模块的第一输入端连接，所述第一逻辑判断模块的输出端与第二电容充放电电路的输入端连接，所述失效检测电路的第二输出端与第二逻辑判断模块的第一输入端连接，所述第二充放电控制电路的第一输出端与第二逻辑判断模块的第二输入端连接，所述第二逻辑判断模块的输出端与第一电容充放电电路的输入端连接。...

【技术特征摘要】

【专利技术属性】
技术研发人员：贾福来，
申请(专利权)人：深圳市汇春科技股份有限公司，
类型：发明
国别省市：广东;44