本发明专利技术涉及三值时钟发生器的CMOS电路设计问题。三值时钟有触发边沿多的特点，用于数字电路中有利于降低系统功耗。调查发现，目前三值时钟都只是由仿真软件通过信号源模拟产生。国内外还没有简单实用的产生三值时钟的实际电路。这里发明专利技术一种编码的方法，即用石英晶体振荡器输出的二值时钟作为输入信号对输出信号三值时钟进行编码，再根据编码方案和传输电压开关理论设计三值时钟发生器，以解决其空白的问题，促进三值时钟的实用化。模拟验证了发明专利技术的三值时钟发生器功能正确。分析表明，本三值时钟发生器结构简单，性能高，且易于数字电路里实用化。其产生高品质的三值时钟用作数字系统的时钟信号可降低系统的功耗。
【技术实现步骤摘要】
本专利技术属于集成电路之三值时钟发生器的设计
本专利技术是基于CMOS工艺的三值时钟发生器，利用石英晶体振荡器产生的频率稳定度极高的二值时钟作为输入信号来设计符合实用要求的三值时钟发生器。该三值时钟发生器可应用于数字电路系统，其输出的三值时钟信号作为时序逻辑电路的时钟驱动信号。由于三值时钟在一个周期内有更多触发边沿，因此数字电路系统在采用三值时钟的情况下在保持数据处理速度不变的同时，可降低系统的时钟频率，进而有利于降低系统的功耗。
技术介绍
因为三值信号携带的信息量大，所以三值数字系统相比于二值数字系统有着诸多优点。如，对于一定的逻辑功能，其集成电路的面积更小和所需的信号传输线更少；对于一 定的数据量，其需要的存储单元也更少。另外，在三值逻辑里，很多逻辑和算术操作会进行得更快，用更少的操作步骤就可以完成。类似地，三值时钟信号在一个时钟周期内也有着比传统二值时钟更多的跳变沿。利用这个特点而设计的基于三值时钟的三值双边沿触发器，具有电路结构简单和功耗低等特点。而文献提出的具有触发边沿控制的D触发器也以三值时钟作为时钟驱动信号。在文献中，也因三值时钟包含了比二值时钟多的信息量而被用作触发器的时钟和置数的控制信号。从上述研究中可以看出，三值时钟信号在数字电路中已经得到了切实可行的应用并显示出了其优越性。然而，上述研究有一个共同的特点，即被用到的三值时钟都是用仿真软件模拟产生，而非由实际的电路产生。纵观国内外的研究文献发现，目前尚无研究文献提及产生三值时钟的方法和电路，也即，一个简单稳定实用的三值时钟发生器目前还是个空缺。而时钟是数字系统中最重要的信号，在时序电路中的作用是控制和协调整个数字系统正常地工作。二值时钟信号可由石英晶体多谐振荡器产生，而三值时钟目前还只能通过仿真软件模拟产生。这将限制基于三值时钟的数字系统的实际应用。为解决这一实际应用中的问题，本专利技术利用石英晶体振荡器产生的频率稳定度极高的二值时钟作为输入信号，应用传输电压开关理论从开关级来设计三值时钟发生器，以求设计的电路简单、稳定高效和实用，以解决目前缺乏三值时钟发生器的问题。参考文献Dhande, A. P. , and Ingole, V. T. Design of 3-Valued R-S & D flip-flopsbased on simple ternary gates， International journal of software engineering &knowledge engineering，2005，15， (2),pp.411-417Moaiyeri, M. H.，Doostaregan，A.，Navi, K. Design of energy-efficientand robust ternary circuits for nanotechnology,IET Circuits,Devices & Systems,2011，5， (4)，pp.285-296胡俊锋，沈继忠，姚茂群等.多值低功耗双边沿触发器设计.浙江大学学报(工学版)，2005，39 (11) 1699-1702.E.Sipos, C. Miron Master-Slave Ternary D Flip-Flap-Flops withTriggered Edges Control. IEEE International Conference on Automation Quality andTesting Robotics (AQTR)，Cluj-Napoca，Romania，May 2010，Vol. 2，pp. 1-6WU Xun-wei,SHEN Ji-zhong，CHEN Xie-xiong. CMOS multivalued flip-flopsbased on new presetting scheme and transmission function theory. Proc. IWST,Beijing，1994:74 77. VasiljeviA乙，D. M. Nonlinear analysis of a quartz multivibrator witha complementary switch,IEE Proceedings G Electronic Circuits and Systems，1985，132，(2)，pp. 33-38Wu, X.，Prosser, F. Design of ternary CMOS circuits based ontransmission function theory,International Journal of Electronics，1988，65， (5)，pp. 891-905
技术实现思路
本专利技术的目的是专利技术一个能产生结构简单工作高效且符合实用要求的三值时钟发生器。该三值时钟发生器要满足以下5个要求I)输出的三值时钟符合充分利用三值信号的原则；2)电路结构简单、易实现，且电路工作稳定和高效；3)三值时钟信号满足关于时钟信号的要求，即应有极高的频率和幅度稳定度；4)能产生满足高频使用环境要求的三值时钟信号；5)产生的三值时钟信号能满足实际使用的功率要求。为专利技术具有以上特点的三值时钟发生器，其设计的技术方案包括以下五个步骤A、按充分利用三值信号的原则对三值时钟的波形进行定义；B、根据三值时钟的定义对三值时钟的逻辑值进行二值编码；C、对所有三值时钟的二值编码进行分析，按编码实现的可行性，找出实用的编码；D、按传输电压开关理论，对上述实用的编码方案建立三值时钟发生器的数学模型；E、根据建立的数学模型，应用传输电压开关理论和成熟的CMOS工艺，设计出三值时钟发生器。附图说明图I是三值时钟三种典型的波形。图2利用石英晶体振荡器产生的二值时钟作为输入信号来产生三值时钟的CMOS电路图，即三值时钟发生器CMOS电路图。图3是三值时钟发生器产生的三值时钟瞬态波形图。图4是基于CMOS工艺的三值时钟发生器的设计流程图。具体实施例方式下面结合附图对本专利技术的技术方案做进一步描述。I三值时钟波形的定义由于三值时钟(TCLK)有三种电平，即TCLK e {0，1，2}，其典型波形有如图1(a)、(b)和(C)所示的三种形式。从三种时钟波形可以看出，在三值时钟的一个周期中都存在着时钟电平的上升阶段和下降阶段。在图1(a)所示的三值时钟波形中，其下降阶段是由2直接跳变到O;而在图1(b)中，三值时钟的上升阶段是由O直接跳变到2。其实，这两种情况在时钟信号中都还是属于二值时钟的特点，还没有充分利用三值信号信息量大的特点。而在图1(c)所示的波形中，时钟的上升阶段和下降阶段都是三值的，这充分利用了三值信号的信息量大的优点。在图1(c)所示的三值时钟中，一个时钟周期中有两次上跳变和两次下跳变共有四个边沿。在时钟频率相同的情况下，它的边沿数比二值时钟的要多一倍。因此，本专利技术设计的三值时钟发生器以输出图1(c)所示的三值时钟信号为设计目标。具体地说，三值时钟中的O电平、上升阶段的I电平、2电平和下降阶段的I电平的持续时间各占四分之一周期。2对三值时钟的三种逻辑值进行二进本文档来自技高网...
【技术保护点】
基于CMOS工艺的三值时钟发生器，把石英晶体振荡器输出的二值时钟转化成符合设计要求的三值时钟。设计三值时钟发生器包括以下五个步骤：A、按充分利用三值信号的要求对三值时钟的波形进行定义；B、根据三值时钟的定义对三值时钟的逻辑值进行二值编码；C、对所有的三值时钟的二值编码进行分析，按编码的可实现性，找出实用的编码；D、按传输电压开关理论，对上述实用的编码方案建立三值时钟发生器的数学模型；E、根据建立的数学模型，应用传输电压开关理论和成熟的CMOS工艺，设计出三值时钟发生器。
【技术特征摘要】
【专利技术属性】
技术研发人员：郎燕峰，
申请(专利权)人：浙江工商大学，
类型：发明
国别省市：
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