一种基于ＦＰＧＡ的多功能时钟发生器制造技术

本实用新型专利技术公开了一种基于ＦＰＧＡ的多功能时钟发生器，涉及数字电路技术。旨在提供能够方便移植到ＦＰＧＡ数字电路上的时钟发生器，其技术要点为：包括基准时钟发生器、基于ＦＰＧＡ的时钟单位计数器、基于ＦＰＧＡ的读写控制器；时钟单位计数器上具有计数脉冲输入端与进位使能输出端；基准时钟发生器与时钟单位计数器的计数脉冲输入端连接；读写控制器为时钟单位计数器的读写接口；时钟单位计数器的进位使能输出端作为时钟脉冲输出端。本实用新型专利技术具有计时、时间擦除、时间修改等多种功能；自动适应闰年、平年，闰月、平月计时；可以方便移植到任何ＦＰＧＡ芯片当中，兼容性好，主要用于向基于ＦＰＧＡ的数字电路提供性能可靠、可控的时钟。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及数字电子技术，特别涉及基于FPGA的时钟信号发生器。
技术介绍
FPGA (Field Programmable Gate Array,现场可编程门阵列)是一种新型高性能可编程逻辑器件，其集成度很高，可以完成极其复杂的时序与组合逻辑电路功能，适用于高速、高密度的数字电路逻辑设计领域。FPGA已经在通讯、网络、军事、家电等领域迅速发展，成为最流行的硬件设计基础，同时成为专用ASIC芯片流片前的最佳验证设计样品，能够大大减小昂贵的ASIC流片风险。在FPGA的很多应用中，都需要提供全局统一的时钟基准，高精度的时钟信号以最小时间单位为步进，提供系统运行所需的时间基准，并且可以被外围的微控制器所控制，完成复位、时间读写、时间校正等功能。目前，在FPGA实现的数字电路中都是采用一块单独的时钟芯片提供数字电路工作必须的时钟基准，这不仅增加了电路的的复杂程度也增加了生产成本。
技术实现思路
本技术的专利技术目的在于针对上述存在的问题，提供一种能够方便移植到任何一款FPGA数字电路上的时钟发生器，而避免了增加额外的时钟基准电路。本技术采用的技术方案是这样的一种基于FPGA的多功能时钟发生器，包括基准时钟发生器、基于FPGA的时钟单位计数器、基于FPGA的读写控制器；所述时钟单位计数器上具有计数脉冲输入端与进位使能输出端；所述基准时钟发生器与时钟单位计数器的计数脉冲输入端连接；读写控制器为时钟单位计数器的读写接口 ；所述时钟单位计数器的进位使能输出端作为时钟脉冲输出端。优选地，还包括基于FPGA的每月天数判断器与基于FPGA的闰年判断器；所述基准时钟发生器输出的脉冲信号频率为80MHz，时钟单位计时器包括最小时间计数器、微秒计数器、10微秒计数器、0.1毫秒计数器、1毫秒计数器、10毫秒计数器、100毫秒计数器、秒计数器、分计数器、时计数器、天计数器、月计数器、年计数器；所述基准时钟发生器与最小时间计数器的计数脉冲输入端连接，最小时间计数器的进位使能输出端输出周期为1微秒的脉冲信号；最小时间计数器、微秒计数器、10微秒计数器、0.1毫秒计数器、1毫秒计数器、10毫秒计数器、100毫秒计数器、秒计数器、分计数器、时计数器、天计数器、月计数器、年计数器顺序连接，且低位计数器的进位使能输出端与高其一位的计数器的计数脉冲输入端连接；所述每月天数判断器同时与天计数器、月计数器连接，用于读月计数器的当前计数，写天计数器的计数上限；每月天数判断器具有闰年判断信号输入端，所述闰年判断器的输出端与闰年判断信号输入端连接；闰年判断器还与年计数器连接，用于读年计数器的当前计数。优选地，所述各个单位时钟计数器中任意一个的进位使能输出端作为时钟脉冲输出端。优选地，所述各个单位时钟计数器中任意一个的进位使能输出端作为脉冲中断信号输出端。综上所述，由于采用了上述技术方案，本技术的有益效果是1、能够完成计时、时间擦除、时间修改等多种功能；2、自动适应闰年、平年，闰月、平月计时；3、以1微秒为最小时间步进自动计时，同时可以按照需求给出当前时间值供FPGA的数字电路使用；4、对外提供秒、分等多种脉冲中断信号；5、对外提供数据总线、读写接口，可以方便的兼容各种外围微处理器、单片机；6、可以兼容所有FPGA器件，直接在现有的FPGA数字电路上实现，向数字电路提供性能可靠、可控制的时钟，无需额外采用时钟基准电路。附图说明图1是本技术的内部结构原理图。图2显示的是本技术的时钟发生器的信号接口。图中1基准时钟输入端口，2时钟使能信号输入端口，3读端口，4写端口，5地址端口，6数据输入端口，7工作指示信号端口，8脉冲中断信号输出端/时钟脉冲输出端，9数据输出端口，10微秒与10微秒计数器，11 0. 1毫秒与1毫秒计数器，12 10毫秒与100毫秒计数器，13秒计数器，14分计数器，15小时计数器，16日计数器，17月计数器，18年低位计数器，19年份高位计数器，20自然月天数判断器，21闰年判断器，22读写控制器。具体实施方式以下结合附图，对本技术作详细的说明。为了使本技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本技术，并不用于限定本技术。本技术利用Verilog HDL硬件语言完成基于FPGA的时钟信号发生器的设计。本技术公开的时钟信号发生器是利用FPGA实现，结构简单，只要包括基准时钟发生器、时钟单位计数器、读写控制器便可实现计时、时间擦除、时间修改功能；所述时钟单位计数器上具有计数脉冲输入端与进位使能输出端；所述基准时钟发生器与时钟单位计数器的计数脉冲输入端连接；读写控制器为时钟单位计数器的读写接口 ；所述时钟单位计数器的进位使能输出端还作为时钟脉冲输出端。如图1所示，图中标记10到19都是核心的时钟单位计数器，都由Sbit的寄存器实现。其中微秒计数器、10微秒计数器、0. 1毫秒计数器、1毫秒计数器、10毫秒计数器、100毫秒计数器为4bit，一一对应寄存器10的低4bit、高4bit，寄存器11的低4bit、高4bit，寄存器12的低4bit、高4bit。秒计数器、分计数器、小时计数器、天计数器、月计数器为8bit，一一对应寄存器13 17。年计数器为16bit，占用寄存器18、19。另外，当时钟基准发生器产生的脉冲信号周期不为1微秒时，时钟单位计数器还需要包括最小时间计数器，最小时间计数器的位数由时钟基准发生器输出的脉冲信号周期决定。所述各个单位时钟计数器具有计数脉冲输入端、进位使能输出端。此处以80MHz的恒温晶振为例，来说明本技术的一个具体实施例。时钟基准发生器输出的周期为0. 0125微秒的脉冲信号接至最小时间计数器，最小时间计数器至少为7bit，其计数脉冲输入端与恒温晶振的输出端连接，其进位使能输出端与微秒计数器连接，最小时间计数器计数到80个脉冲周期(1微秒)时，向微秒计数器输出一个脉冲，微秒计数器计数满10后使能10微秒计数器，依次类推，各个时钟单位计数器按照各自的进制(计数上限)进行累加计数，计数满后低级的寄存器通过进位使能输出端向高其一级的时钟单位计数器输出一个计数脉冲。本技术还包括每月天数判断器20与闰年判断器21。闰年判断器21与年计数器18、19连接，用于读取年计数器18、19的当前计数，并判断当前年是否为闰年，若为闰年则输向出每月天数判断器20输出有效信号，每月天数判断器20同时与天计数器16、月计数器17连接，用于读取月计数器17当前计数，并根据每月固有的天数设置当前天计数器16的计数上限，特别的，当每月天数判断器20读取到月计数器17当前计数为2月的时候，且闰年判断器21输出有效信号时将天计数器16的计数上限设为四，若闰年判断器21未输出有效信号时则将天计数器16的计数上限设为观。本技术还包括读写控制器22，读写控制器22对外提供读端口 3、写端口 4、地址端口 5、数据输入端口 9与数据输出端口 6。读端口 3用来连接外围的各种微处理器、单片机、DSP、CPLD等控制芯片，实现控制芯片对各种时钟单位计数器的读操作。写端口 4用来连接外围的各种微处理器本文档来自技高网...

【技术保护点】
１．一种基于ＦＰＧＡ的多功能时钟发生器，其特征在于，包括基准时钟发生器、基于ＦＰＧＡ的时钟单位计数器、基于ＦＰＧＡ的读写控制器；所述时钟单位计数器上具有计数脉冲输入端与进位使能输出端；所述基准时钟发生器与时钟单位计数器的计数脉冲输入端连接；读写控制器为时钟单位计数器的读写接口；所述时钟单位计数器的进位使能输出端作为时钟脉冲输出端。

【技术特征摘要】

【专利技术属性】
技术研发人员：朱磊，
申请(专利权)人：四川九洲电器集团有限责任公司，
类型：实用新型
国别省市：51