四分之一周期延迟时钟发生器制造技术

本发明专利技术实施例涉及一种四分之一周期延迟时钟发生器。根据本发明专利技术实施例，四分之一周期延迟时钟发生器可以包括：用以产生参考时钟信号的参考时钟发生器；第一逻辑电路，该第一逻辑电路用来在参考时钟信号的上升沿捕捉输入到其中的第一输入信号并且输出第一输入信号作为第一输出信号直到参考时钟信号的下一个上升沿；第二逻辑电路，该第二逻辑电路用来捕捉输入到其中的第二输入信号并且输出第二输入信号作为第二输出信号。第一输出信号可以被反相并作为第一输入信号被输入给第一逻辑电路，并且第二逻辑电路可以接收来自第一逻辑电路的第一输出信号作为第二输入信号。

【技术实现步骤摘要】

本专利技术主要涉及一种时钟发生器，更具体地，涉及一种四分之 一周期延迟时4中发生器(quarter cycle delay clock generator ),该四 分之一周期延迟时钟发生器产生延迟了四分之一周期的时钟信号， 而没有使用复位信号。
技术介绍
已经改进了半导体存储器件以提高集成度以及操作速度。为了 高操作速度，已经开发了同步存储器件，该同步存储器件可以和时 钟同步工作。可以从存储芯片的外面来提供该时钟。在这些存储器 件的类型之中，可以4吏用单倍数据率(single data rate) (SDR)同 步存储器件。SDR数据或输出数据。然而，SDR同步存储器件可能不足以满足高速工 作所需求的系统速度。为了处理这个问题，可以Y吏用双倍凄t才居率 (double data rate ) ( DDR )同步存储器件。DDR同步存储器件在一 个时钟周期上可以能够处理两个数据。根据DDR同步存储器件， 可以经由每个输入/输出引脚与外部时钟的上升沿和下降沿同步的 相继输入和输出两个翁:据。因此，不用增加时钟频率可以实现至少 比SDR同步存储器件的带宽大两倍的带宽。这样可以实现更高的工作速度。为了在时钟的上升沿和下降沿输入或输出数据，需要时 钟信号发生器，该时钟信号发生器可以产生被延迟了四分之一周期 的时钟信号以在数据输入或输出的中间具有上升沿和下降沿。实例图1示出了时钟信号发生器的电路图。参考实例图1，时钟信号发生器可以包括参考时钟发生器100、第一逻辑电路110、 第二逻辑电路120、复位信号发生器130和反相器132。每个第一 逻辑电路110和第二逻辑电路120可以在上升时钟沿的时刻输出其 D输入(^t据)的值并直到下一个上升时钟沿才可以改变输出值。 第一逻辑电路110和第二逻辑电路120的实例可以是D触发器 (flip-flop )。第一逻辑电3各110可以将信号FOUTB作为D输入， 其中该信号FOUTB可以被输出作为第一逻辑电路110的输出QB。 第一逻辑电路110可以接收从参考时钟发生器100中产生的参考时 钟信号CLK来作为输入CK。在参考时钟信号CLK的上升沿，第 一逻辑电路110可以输出信号FOUTB作为输出Q,其中该信号 FOUTB被输入作为数据输入D，该输出Q可以是信号FOUTi。第 二逻辑电^各120可以将信号FOUT90B作为其凝:据丰lr入D ，其中该 信号FOUT90B可以被输出作为第二逻辑电3各120的输出QB。第 二逻辑电路120可以接收参考时钟信号CLK作为其输入CK,其中 该参考时钟信号CLK可以产生自参考时钟发生器100并然后可以 通过反相器132被反相。然后，在反相的参考时钟信号CLK的下 降沿，第二逻辑电3各120可以输出信号FOUT90B作为其输出Q, 其中该信号FOUT90B被输入作为数据输入D，该输出Q可以是 FOUT90i。复位信号发生器130可以提供复位信号给每个第一逻辑 电路110和第二逻辑电路120，其中该复位信号可以初始化作为第 一逻辑电路110和第二逻辑电路120的输出Q输出的信号。复位信 号可以将输出信号FOUTi和FOUT90i初始化为"0"。因此，作为第 一逻辑电路1 10和第二逻辑电路120的输出QB输出的信号可以被初始化成"r，，并因此，被输入作为它们的数据输入d的初始信号可以变成'T，。参考实例图2,将描述一个过程，在该过程中具有上述结构的 时钟信号发生器可以将参考时钟信号CLK转换成被延迟四分之一 周期的时钟信号。如图2中所示，可以乂人参考时钟发生器100中产 生参考时钟信号CLK,并且可以从复位信号发生器130中产生复位 信号。然后可以初始化作为第一逻辑电^各110和第二逻辑电3各120 的输出Q输出的信号FOUTi和FOUT90i，即，变为值"0"。此时， 被反相器132反相的参考时钟信号CLK可以输入作为第二逻辑电 3各120的输入CK。在这种方式中，当可以响应复位信号来初始化 作为第一逻辑电路110和第二逻辑电路120的输出Q输出的信号 FOUTi和FOUT90i时，作为数据输入D输入的信号可以变为值'T，。 然后，在参考时钟信号CLK的第一个上升沿R1处，第一逻辑电路 110可以输出值"1"作为其输出Q，而输出"0"作为其输出QB，其中 该值'T，被输入作为第一逻辑电路110的数据输入D。然后，在参考 时钟信号CLK的第二个上升沿R2处，可以捕冲足到作为输出QB输 出的值"0",并且该值"0" ^皮输出作为输出Q。通过与参考时钟信号 CLK同步地捕捉和输出正作为l丈据输入D输入的信号，第一逻辑 电^各110可以产生时钟信号，其中该时钟信号的周期可以两倍于参 考时钟信号CLK的周期，并且因此第一逻辑电^各110可以输出作 为输出Q产生的时钟信号，其中该时钟信号可以是信号FOUTi。因为第二逻辑电路120可以使用反相的参考时钟信号CLK作 为其输入CK,所以在参考时钟信号CLK的下降沿，可以捕^^到作 为其输出QB输出的信号，并且该信号可以被输出作为第二逻辑电 路120的输出Q。在参考时钟信号CLK的第一个下降沿F1处，第 二逻辑电^各120可以输出值'T，作为其输出Q,并输出"0，，作为其输 出QB,其中该值"1"—皮输入作为第二逻辑电i 各120的数据输入D。9然后，在参考时钟信号CLK的第二个下降沿F2处，可以捕捉到作 为输出QB输出的值"O",并且该值"O"净皮输出作为输出Q。通过与 参考时钟信号CLK的下降沿同步地捕捉和^"出正作为^t据llr入D 输入的信号，第二逻辑电路120可以产生时钟信号，其中该时钟信 号的周期可以两倍于参考时钟信号CLK的周期，并且从而第二逻 辑电路120可以输出作为输出Q产生的时钟信号，其中该时钟信号 可以是信号FOUT90i。此处，第二逻辑电^各120的信号FOUT90i 可以是第一逻辑电路110的被四分之一周期延迟的信号FOUTi。如上文所述，通过使用一个参考时钟信号，时钟信号发生器可 以产生两个时钟信号，其中每个时钟信号的频率可以是参考时钟信 号频率的一半，并且因而产生的两个时钟信号的相位差可以是时钟 信号的四分之一周期。然而，由于这种时钟信号发生器可能必须需 要复位信号，所以其可能需要能产生这种复位信号的单独电路。
技术实现思路
本专利技术实施例涉及一种时钟发生器，并进一步涉及一种四分之 一周期延迟时钟发生器，该四分之一周期延迟时钟发生器不需要使 用复位信号就可以产生延迟了四分之一周期的时钟信号。本专利技术实施例涉及一种四分之一周期延迟时钟发生器，该四分 之一周期延迟时钟发生器可以不需要使用单独的复位信号和/或特 别的初始 <直:就能够正常工作。根据本专利技术实施例， 一种四分之一周期延迟时钟发生器可以包 括下述中的至少一个用来产生参考时钟信号的参考时钟发生器； 第一逻辑电路，该第 一逻辑电路在参考时钟信号的上升沿捕捉输入 到其中的第 一输入信号并且输出该第 一输入信号来作为第 一输出 信号直到参考时钟信号的下一个上升沿，这里可将该第一输出信号10反相并且输入至第 一逻辑电路作为第 一输入信号；第二逻辑电路， 该第二逻辑电路用来捕捉输入到其中的第二输入信号并输出该第 二输入本文档来自技高网...

【技术保护点】
一种器件，包括：　参考时钟发生器，用以产生参考时钟信号；　第一逻辑电路，所述第一逻辑电路用来在所述参考时钟信号的上升沿捕捉输入到所述第一逻辑电路中的第一输入信号，并输出所述第一输入信号作为第一输出信号直到所述参考时钟信号的下一个 上升沿，其中，所述第一输出信号被反相然后被输入给所述第一逻辑电路作为所述第一输入信号；以及　第二逻辑电路，所述第二逻辑电路用来捕捉输入到所述第二逻辑电路中的第二输入信号，并且输出所述第二输入信号作为第二输出信号，其中，所述第二逻辑电路 被构造用来接收来自所述第一逻辑电路的所述第一输出信号作为所述第二输入信号。

【技术特征摘要】
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【专利技术属性】
技术研发人员：李德孝，张炳琸，
申请(专利权)人：东部高科股份有限公司，
类型：发明
国别省市：KR[韩国]