闪存器及其制造方法技术

本发明专利技术公开一种闪存器及其制造方法。该闪存器包括：浮置栅极，其形成于半导体衬底上；选择栅极，其自对准地位于浮置栅极的一个侧壁上；以及ＯＮＯ图案，其插入浮置栅极和选择栅极之间。为使用分栅结构的ＥＥＰＲＯＭ通道氧化物单元的闪存器形成自对准分栅结构，使得单元电流是恒定的并且单元之间的擦除特性是一致的，由此提高可靠性。

【技术实现步骤摘要】

本申请涉及一种。
技术介绍
—般来说，即使电源断开，非易失性存储器也能保留数据。因此，非易失性存储器 主要用于PC的基本输入输出系统(bios)、机顶盒、打印机和网络服务器的数据存储。近来， 非易失性存储器还用于数字摄像机和移动电话中。 在所述多种非易失性存储器中，电可擦可编程只读存储器(EEPR0M)型闪存器 (flash memory device)可一次性擦除存储器单元中的数据，或者根据扇区单元擦除数据。 在编程时，闪存器从漏极产生沟道热电子并将该电子释放到浮置栅极中，因而增加了单元 晶体管的阈值电压。 在擦除时，闪存器在源极/衬底与浮置栅极之间产生高压，以从浮置栅极发射电 子，使得能够降低单元晶体管(cell transistor)的阈值电压。 近来，随着高集成度的快速执行，需要减小单元尺寸。目前EEPR0M通道氧化物单 元(ET0X)具有最小的单元尺寸并且具有其中堆叠两个多晶硅图案的阵列结构。所述两个 多晶硅图案的下多晶硅图案可以作为浮置栅极，并且上多晶硅图案可以作为选择栅极。 在该结构中，可能会发生过度擦除。 为了解决过度擦除，使用具有分栅结构(split gate structure)的单元。 尽管通过使用分栅结构已经解决了过度擦除的问题，但是由于浮置栅极和控制栅 极之间的对准误差(misalignment)，使得作为选择栅极的晶体管的栅极长度会随着对准误 差程度而发生改变，从而会影响擦除状态。因此，会在电流分配(current distribution) 时产生误差。换句话说，单元之间无法呈现一致的特性(uniform characteristics)。 如果使用公共源极结构减小单元尺寸，那么排列在源极线的每个侧边的偶/奇字 线的电流会发生改变。 如上所述，当形成栅极时，擦除电流和耦合率(coupling ratio)会随着光照工艺 和重叠(overlay)的变化而变化，使得在单元之间无法确保一致的擦除特性，并且闪存器 的可靠性会下降。
技术实现思路
本专利技术实施例提供一种，通过在使用分栅结构的EEPROM 通道氧化物单元(ET0X)型闪存器中形成自对准分栅结构(self-aligned split gate structure)，能够在单元之间提供一致的擦除特性。 本专利技术实施例提供一种，通过形成高浮置栅极、并且在该浮 置栅极的侧壁上形成选择栅极，能够增加耦合率。 本专利技术实施例提供一种，通过自对准浮置栅极侧壁上的选择 栅极，能够提供恒定的单元电流。 根据实施例，闪存器包括浮置栅极，形成于半导体衬底上；选择栅极，自对准地位于浮置栅极的一个侧壁上；以及0N0图案，插入在浮置栅极和选择栅极之间。 根据实施例，一种制造闪存器的方法，包括步骤在半导体衬底上形成浮置栅极，并在浮置栅极上形成硬掩模；在浮置栅极和硬掩模的侧壁上形成0N0图案；在浮置栅极和硬掩模的侧壁上的0N0图案上形成多晶硅图案；以及通过去除多晶硅图案的一部分形成选择栅极。 根据实施例，一种闪存器包括多条字线，其包括在一个方向上排列的多个选择栅 极；多个浮置栅极，其沿着所述多条字线的每一条的一侧以预定距离彼此间隔开；源极区， 其形成在所述多个浮置栅极的每一个的一侧；以及漏极区，其沿着所述多条字线的每一条 的一侧与源极区相对地被形成。 根据实施例，一种制造闪存器的方法，包括步骤形成彼此间隔预定距离的多个浮 置栅极；在所述多个浮置栅极的每一个的侧边(lateral side)上形成ONO图案；形成字 线，其包括沿着浮置栅极的侧壁的在一个方向上排列的选择栅极，同时所述选择栅极彼此 连接；以及在每个浮置栅极的一侧形成源极区，并且在与源极区相对的字线的一侧形成漏 极区。附图说明 图1A-图9示出了根据实施例的制造闪存器的方法的平面图和剖视图；以及 图10-图12示出了根据实施例的闪存器的操作过程(procedure)的剖视图。具体实施例方式在下文中，将参考附图详细描述的实施例。 在对实施例的描述中，当提到层(或膜)位于另一层或衬底"上"时，可以理解为该层(或膜)直接位于另一层或衬底上，或者其中也可以出现中间层。进一步而言，当提及某一层位于另一层"下"时，可以理解为该层可以直接位于另一层下，或者其间也可以插入一层或多层中间层。此外，当提及某一层位于某两层"之间"时，也可以理解为只有该层位于这两层之间，或者其间也可有一层或多层中间层。 为了方便或清楚的描述本专利技术，附图中示出的每层的厚度和尺寸可以被简化或夸 张。元件的实际尺寸会与图中示出的元件尺寸不同。 对已有功能和配置的详细描述会能造成本专利技术公开的主要内容不清楚。因此，在 下文中，将只描述与公开内容的技术范围直接相关的组件。 除去存储器公共源极(MCS)结构之外，这些实施例也适用于自对准源极(SAS)结 构。 图1A、图2A、图3A、图4A、图5A、图6A、图7A及图8A是根据实施例的闪存器制造 工艺的平面图。图1B、图2B、图3B、图4B、图5B、图6B、图7B及图8B是针对图(1_8)A中沿 着I-I'线的剖面图。图1C、图2C、图3C、图4C、图5C、图6C、图7C及图8C是针对图(1-8) A中沿着II-II'线的剖面图。图9是显示根据实施例的闪存器的剖面图。 参见图1A至图1C，隔离层11形成在半导体衬底中以限定有源区。通过蚀刻工艺 在半导体衬底10中形成具有预定深度的沟槽之后，通过在该沟槽中填充绝缘层形成隔离层11。 通道氧化物层21a产生于自具有隔离层11的半导体衬底10，并且根据耦合率沉积 一定厚度的第一多晶硅层22a。 根据实施例，第一多晶硅层22a形成为浮置栅极，并且选择栅极形成在该浮置栅 极的侧壁处。因此，浮置栅极的厚度能够对耦合率施加直接影响。 第一多晶硅层22a可包括掺杂的多晶硅。此外，在未掺杂的多晶硅被沉积之后，通 过随后形成源极/漏极的离子注入工艺，对该未掺杂的多晶硅进行掺杂，以形成第一多晶 硅层22a。 硬掩模层23a形成在第一多晶硅层22a上。 通过化学气相沉积(CVD)设计，沉积氧化物层、氧氮化物层及氮化物层中的至少 一层以形成硬掩模层23a。 参见图2A至图2C，通过图案化硬掩模层23a形成硬掩模23，并且使用该硬掩模23作为蚀刻掩模通过图案化第一多晶硅层22a形成浮置栅极22。 多个浮置栅极22在每个有源区域中彼此隔离(参见图2A)。 优选地，在通过蚀刻第一多晶硅层22a形成浮置栅极22之后，不去除硬掩模23。 图2A中的虚线表示在后续工艺中形成选择栅极的位置，其在图2A中标出以便于对装置结构和操作的理解。 参见图3A至3C，0N0层25a形成在具有浮置栅极22的半导体衬底10的整个表面 上。 通过CVD设计顺序地沉积氧化物层、氮化物层和氧化物层以形成0N0层25a。氧化物层、氮化物层和氧化物层中的每一层的厚度可以是so A -ioo A 。 由于偏压已被施加到选择栅极，因而当耦合偏压被施加到浮置栅极22时，所述 0N0层25a使得浮置栅极22在无F-N隧穿(F_N tunneling)时仍能够足以承受击穿电压。 0N0层25a形成在与选择栅极相对的浮置栅极22的侧边以保护浮置栅极22，以便 在保持力(retention)方面可以本文档来自技高网...

【技术保护点】
一种闪存器，包括：浮置栅极，其位于半导体衬底上；选择栅极，其自对准地位于所述浮置栅极的一侧壁上；以及ＯＮＯ图案，其插入所述浮置栅极和所述选择栅极之间。

【技术特征摘要】
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【专利技术属性】
技术研发人员：朴圣根，
申请(专利权)人：东部高科股份有限公司，
类型：发明
国别省市：KR[韩国]