具有浮置栅极的非易失性存储器件以及形成其的相关方法技术

一种非易失性存储器件可以包括：衬底，具有单元区；以及单元器件隔离层，位于该衬底的单元区上，以限定单元有源区。浮置栅极可以包括顺序层叠在单元有源区上的下部浮置栅极和上部浮置栅极，而隧道绝缘图形可以位于浮置栅极与单元有源区之间。控制栅电极可以位于该浮置栅极上，而且阻挡绝缘图形可以位于该控制栅电极与浮置栅极之间。更具体地说，上部浮置栅极可以包括位于该下部浮置栅极上的扁平部分和一对从与该单元器件隔离层相邻的扁平部分两边向上延伸的壁部分。此外，由该扁平部分和这对壁部分包围的空间上部的宽度可以大于该空间下部的宽度。还讨论了相关方法。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件，更具体地说，本专利技术涉及一种非易失性存储器件以及相关方法。
技术介绍
利用非易失性存储器件，即使在外部电源中断时，也可以保持存储的数据。非易失性闪速存储器件可以具有浮置栅极，而在提供非易失性存储器时，闪速存储器件可以电写入和擦除数据。通常，闪速存储器件包括浮置栅极，可以存储电荷；以及控制栅电极，用于控制该浮置栅极。可以提高闪速存储单元的耦合比，以提高集成度，而降低功率消耗。耦合比被定义为浮置栅极感应的电压与对该控制栅电极施加的工作电压的比值。即，随着耦合比的升高，浮置栅极感应的电压也升高。因此，通过提高耦合比，可以降低施加到控制栅电极的工作电压。通过这样做，可以提高闪速存储器件的集成度，而且可以降低功率消耗。通过提高控制栅电极与浮置栅极之间的静电电容，可以提高耦合比。然而，对于高度集成的半导体器件，难以在有线面积内提高控制栅电极与浮置栅极之间的静电电容。此外，高度集成还产生其他问题。当前，叠层式闪速存储器件可以保证较高的集成度。更具体地说，叠层闪速存储器件具有这样的结构，即，顺序层叠浮置栅极和控制栅电极。图1A是具有叠式结构的闪速存储器件的剖视图，本文档来自技高网...

【技术保护点】
一种非易失性存储器件，包括：衬底，包括单元区；单元器件隔离层，布置在该衬底的单元区上，以限定单元有源区；浮置栅极，包括顺序层叠在单元有源区上的下部浮置栅极和上部浮置栅极；隧道绝缘图形，插在浮置栅极与单元有源区之间；控制栅电极，布置在该浮置栅极上；以及阻挡绝缘图形，插在该控制栅电极与浮置栅极之间，其中上部浮置栅极包括布置在下部浮置栅极上的扁平部分和一对从与该单元器件隔离层相邻的扁平部分的两边向上延伸的壁部分，而且由该扁平部分和这对壁部分包围的空间上部的宽度大于该空间下部的宽度。

【技术特征摘要】
KR 2005-11-11 10-2005-01079071.一种非易失性存储器件，包括衬底，包括单元区；单元器件隔离层，布置在该衬底的单元区上，以限定单元有源区；浮置栅极，包括顺序层叠在单元有源区上的下部浮置栅极和上部浮置栅极；隧道绝缘图形，插在浮置栅极与单元有源区之间；控制栅电极，布置在该浮置栅极上；以及阻挡绝缘图形，插在该控制栅电极与浮置栅极之间，其中上部浮置栅极包括布置在下部浮置栅极上的扁平部分和一对从与该单元器件隔离层相邻的扁平部分的两边向上延伸的壁部分，而且由该扁平部分和这对壁部分包围的空间上部的宽度大于该空间下部的宽度。2.根据权利要求1所述的非易失性存储器件，其中壁部分下部的宽度大于壁部分上部的宽度。3.根据权利要求1所述的非易失性存储器件，其中控制栅电极填充插入其间的阻挡绝缘图形的空间，而且填充该空间的部分控制栅电极上部的宽度大于填充该空间的部分控制栅电极下部的宽度。4.根据权利要求1所述的非易失性存储器件，其中随着从其底部向上延伸，该空间的宽度增大。5.根据权利要求1所述的非易失性存储器件，其中这对壁部分具有形成该空间侧壁而且倾斜的内侧面，而且这对壁部分互相对称。6.根据权利要求1所述的非易失性存储器件，其中控制栅电极覆盖与单元器件隔离层相邻的壁部分的外侧面。7.根据权利要求1所述的非易失性存储器件，其中平行于该浮置栅极下面的沟道区宽度的扁平部分的宽度大于平行于该沟道区宽度的下部浮置栅极的宽度。8.根据权利要求1所述的非易失性存储器件，其中该衬底进一步包括外围区，进一步包括外围器件隔离层，形成在外围区上，以限定外围有源区；外围栅电极，包括顺序层叠在外围有源区上的下部栅电极和上部栅电极，该上部栅电极与下部栅电极相连；以及外围栅极绝缘图形，插在外围栅电极与外围有源区之间，其中下部栅电极包括第一下部栅极，布置在外围栅极绝缘图形上；第二下部栅极，包括布置在第一下部栅极上的外围扁平部分和一对从与该外围器件隔离层相邻的外围扁平部分的两边向上延伸的外围壁部分；以及第三下部栅极，填充由外围扁平部分和这对外围壁部分包围的空腔区。9.根据权利要求8所述的非易失性存储器件，其中空腔区上部的宽度大于该空腔区下部的宽度。10.根据权利要求8所述的非易失性存储器件，其中该对外围壁部分之间的间距大于浮置栅极的该对壁部分之间的间距。11.根据权利要求8所述的非易失性存储器件，其中利用同样的材料形成第一下部栅极和下部浮置栅极，利用同样的材料形成第二下部栅极和上部浮置栅极，而且利用同样的材料形成控制栅电极和上部栅电极。12.根据权利要求8所述的非易失性存储器件，其中上部栅电极覆盖与外围器件隔离层相邻的第二下部栅极的外侧面。13.根据权利要求8所述的非易失性存储器件，其中外围器件隔离层高出该衬底的上表面凸出，并覆盖与该外围器件隔离层相邻的第二下部栅极的外侧面，而且该上部栅电极穿过外围器件隔离层。14.根据权利要求8所述的非易失性存储器件，进一步包括插在上部栅电极与下部栅电极之间的剩余图形，其中上部栅电极填充插入该剩余图形内的接触开口，以接触该下部栅电极。15.根据权利要求8所述的非易失性存储器件，其中上部栅电极接触下部栅电极的整个上表面。16.根据权利要求8所述的非易失性存储器件，进一步包括单元源区/漏区，形成在位于控制栅电极的两侧上的单元有源区上；以及外围源区/漏区，形成在位于外围栅电极的两侧上的外围有源区中。17.一种形成非易失性存储器件的方法，该方法包括制备包括单元区的衬底；形成位于该衬底的单元区的单元沟槽，以限定单元有源区，而且在该单元有源区上顺序层叠隧道绝缘图形、下部浮置栅极图形以及单元硬掩模图形；形成填充该单元沟槽而且包围下部浮...

【专利技术属性】
技术研发人员：李俊熙，朴钟浩，辛镇铉，许星会，金容锡，金钟源，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]