非易失性存储器制造技术
【技术实现步骤摘要】
本专利技术是有关于一种半导体元件及其制造方法，且特别是有关于一种非易失性存储器。
技术介绍
非易失性存储器由于具有可多次进行数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，已广泛采用在个人电脑和电子设备。典型的一种非易失性存储器设计成具有堆叠式栅极(Stack-Gate)结构，其中包括依序设置于基底上的穿隧氧化层、浮置栅极(Floating gate)、栅间介电层以及控制栅极(Control Gate)。对此快闪存储器元件进行编程或抹除操作时，分别在源极区、漏极区与控制栅极上施加适当电压，以使电子注入多晶硅浮置栅极中，或将电子从多晶硅浮置栅极中拉出。在非易失性存储器的操作上，通常浮置栅极与控制栅极之间的栅极耦合率(Gate-Coupling Ratio，简称：GCR)越大，其操作所需的工作电压将越低，而快闪存储器的操作速度与效率就会大大的提升。其中增加栅极耦合率的方法，包括了增加浮置栅极与控制栅极间的重叠面积(Overlap Area)、降低浮置栅极与控制栅极间的介电层的厚度、以及增加浮置栅极与控制栅极之间的栅间介电层的介电常数(Dielec...
【技术保护点】
一种非易失性存储器，其特征在于，包括：第一存储单元，设置于基底上，所述第一存储单元，包括：堆叠结构，包括依序设置于所述基底上的栅介电层、辅助栅极、绝缘层以及抹除栅极；浮置栅极，设置于所述堆叠结构的第一侧的侧壁，且所述浮置栅极的顶部具有转角部，所述转角部邻近所述抹除栅极，且所述转角部高度落于所述抹除栅极高度间；穿隧介电层，设置于所述浮置栅极与所述基底之间；抹除栅介电层，设置于所述抹除栅极与所述浮置栅极之间；辅助栅介电层，设置于所述辅助栅极与所述浮置栅极之间；以及第一掺杂区与第二掺杂区，分别设置于所述堆叠结构与所述浮置栅极两侧的所述基底中，其中所述第一掺杂区邻接所述浮置栅极、且...
【技术特征摘要】
1.一种非易失性存储器，其特征在于，包括：第一存储单元，设置于基底上，所述第一存储单元，包括：堆叠结构，包括依序设置于所述基底上的栅介电层、辅助栅极、绝缘层以及抹除栅极；浮置栅极，设置于所述堆叠结构的第一侧的侧壁，且所述浮置栅极的顶部具有转角部，所述转角部邻近所述抹除栅极，且所述转角部高度落于所述抹除栅极高度间；穿隧介电层，设置于所述浮置栅极与所述基底之间；抹除栅介电层，设置于所述抹除栅极与所述浮置栅极之间；辅助栅介电层，设置于所述辅助栅极与所述浮置栅极之间；以及第一掺杂区与第二掺杂区，分别设置于所述堆叠结构与所述浮置栅极两侧的所述基底中，其中所述第一掺杂区邻接所述浮置栅极、且所述第一掺杂区的一部分延伸至所述浮置栅极下方，所述第二掺杂区邻接所述堆叠结构的第二侧，所述第一侧与所述第二侧相对。2.根据权利要求1所述的非易失性存储器，其特征在于，还包括：第二存储单元，设置于所述基底上，所述第二存储单元的结构与所述第一存储单元的结构相同，所述第二存储单元与所述第一存储单元成镜像配置，共用所述第一掺杂区或所述第二掺杂区。3.根据权利要求2所述的非易失性存储器，其特征在于，所述第一掺杂区作为源极区，所述第二掺杂区作为漏极区。4.根据权利要求3所述的非易失性存储器，其特征在于，还包括：第三存储单元，设置于所述基底上，所述第三存储单元的结构与所述第一存储单元的结构相同，共用所述第一掺杂区、所述辅助栅极以及所述抹除栅极。5.根据权利要求2所述的非易失性存储器，其特征在于，所述第一掺杂区作为漏极区，所述第二掺杂区作为源极区。6.根据权利要求5所述的非易失性存储器，其特征在于，还包括：插塞，电性连接所述第一掺杂区，且所述插塞填满所述第一存储单元与所述第二存储单元之间的开口；以及隔离层，设置于所述插塞与所述浮置栅极之间。7.根据权利要求6所述的非易失性存储器，其特征在于，所述隔离层的材质包括氧化硅/氮化硅/氧化硅或氮化硅/氧化硅或其他高介电常数的材质(k>4)。8.根据权利要求1所述的非易失性存储器，其特征在于，...
【专利技术属性】
技术研发人员：郑育明，
申请(专利权)人：物联记忆体科技股份有限公司，郑育明，
类型：发明
国别省市：中国台湾;71
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