三维半导体器件制造技术

公开了一种三维半导体器件，包括：外围电路；存储单元阵列，层叠在外围电路上并且包括沿第一方向定义的存储区域和减薄区域，其中，减薄区域包括沿第一方向交替定义的接触区域和阶梯区域，其中，减薄区域还包括沿与第一方向正交的第二方向定义的平台区域，其中，平台区域与接触区域中的一些和阶梯区域中的一些重叠，其中，栅极线被包括在阶梯区域中并且沿第一方向以阶梯形式布置，以及其中，栅极线被包括在其中接触区域、阶梯区域和平台区域彼此重叠的区域中并且具有沿第二方向的阶梯。

【技术实现步骤摘要】
相关申请的交叉引用本申请要求2015年4月29日提交的申请号为10-2015-0060526的韩国专利申请的优先权，其全部内容通过引用合并于此。
本申请涉及一种三维半导体器件，且更具体地，涉及一种包括减薄区域(slimming region)的三维半导体器件。
技术介绍
半导体器件包括储存数据的存储器件。存储单元阵列包括多个存储块。存储块可以由二维结构或三维结构来形成。二维结构的存储块包括沿平行于衬底的上表面的方向布置的存储单元，以及三维结构的存储块包括沿相对于衬底的垂直方向层叠的存储单元。包括三维结构的存储块的半导体器件可以被称为三维半导体器件。将更详细地描述三维半导体器件的存储块。存储块可以包括沿垂直于衬底的上表面的方向布置的多个单元串。单元串可以包括连接在位线与源极线之间的源极选择晶体管、存储单元和漏极选择晶体管。例如，单元串可以包括垂直沟道层、源极选择线、字线和漏极选择线。源极选择线、字线和漏极选择线层叠但是却彼此间隔开。层叠的源极选择线、字线和漏极选择线围绕垂直沟道层中的每个。源极选择晶体管可以形成在垂直沟道层与源极选择线之间。存储单元可以形成在垂直沟道层与字线之间。漏极选择晶体管可以形成在垂直沟道层与漏极选择线之间。半导体器件包括用于执行前述存储块的编程操作、读取操作或擦除操作的外围电路，以及还包括用于控制外围电路的控制电路。外围电路可以包括电压发生电路、行解码器、页缓冲单元和列解码器。电压发生电路可以产生操作电压。行解码器可以将操作电压传送至连接至选中存储块的源极线、字线和漏极选择线。页缓冲单元可以经由位线而与选中存储块收发数据。列解码器可以通过页缓冲单元收发数据或者与外部设备(例如，半导体控制单元)收发数据。
技术实现思路
本申请试图提供一种能够减小半导体器件的尺寸以及简化制造过程的三维半导体
器件。本申请的示例性实施例提供一种三维半导体器件，包括：外围电路；存储单元阵列，层叠在外围电路上并且包括沿第一方向定义的存储区域和减薄区域，其中，减薄区域包括沿第一方向交替定义的接触区域和阶梯区域，其中，减薄区域还包括沿与第一方向正交的第二方向定义的平台(pad)区域，其中，平台区域与接触区域中的一些和阶梯区域中的一些重叠，其中，栅极线被包括在阶梯区域中并且沿第一方向以阶梯形式布置，以及其中，栅极线被包括在其中接触区域、阶梯区域和平台区域彼此重叠的区域中并且具有沿第二方向的阶梯。本申请的示例性实施例提供一种三维半导体器件，包括：行解码器；以及存储单元阵列，存储单元阵列包括源极选择线、字线和漏极选择线，其中，源极选择线、字线和漏极选择线顺序地层叠在行解码器之上，其中，第一减薄区域、存储区域和第二减薄区域沿第一方向定义在存储单元阵列中，其中，源极选择线通过形成在第一减薄区域中的第一接触插塞而连接至行解码器，以及其中，字线和漏极选择线分别通过形成在第二减薄区域中的第二接触插塞和第三接触插塞而连接至行解码器。根据本申请的示例性实施例，能够减小半导体器件的尺寸，以及简化制造过程以降低制造成本。前述
技术实现思路
仅是说明性的而非意在以任何方式进行限制。除了以上所述的说明性方面、实施例和特征以外，通过参照附图和以下具体实施方式，其他方面、实施例和特征将变得明显。附图说明通过参照附图详细地描述实施例，本申请的以上和其他特征和优点对于本领域技术人员将变得更明显，其中：图1是图示根据本申请的示例性实施例的半导体器件的透视图；图2是详细地图示图1的外围电路的布置的平面图；图3是详细图示图2的存储块的透视图；图4是示意性图示根据本申请的示例性实施例的存储块与外围电路之间的连接关系的透视图；图5是图示图4中示出的第一减薄区域的透视图；图6是图示图4中示出的第二减薄区域的透视图；图7至图10是图示根据本申请的示例性实施例的形成第一减薄区域和第二减薄区域的方法的透视图；图11是图示根据本申请的示例性实施例的漏极选择线与行解码器之间的连接关系的透视图；图12和图13是图示根据本申请的示例性实施例的字线与行解码器之间的连接关系的透视图；图14是图示根据本申请的示例性实施例的源极选择线与行解码器之间的连接关系的透视图；图15是图示包括根据本申请的示例性实施例的半导体器件的固态驱动器的框图；图16是图示包括根据本申请的示例性实施例的半导体器件的存储系统的框图；以及图17是图示包括根据本申请的示例性实施例的半导体器件的计算系统的示例性配置的示图。具体实施方式在下文中，将参照附图详细描述本申请的示例性实施例。然而，本申请不局限于以下公开的实施例，而是可以以各种彼此不同的形式来实施。因此，示例性实施例不应当被解释为局限于本文所图示的各区域的特定形状，而是可以包括因例如制造而导致的形状上的偏差。在附图中，为了清楚而可能对各层和区域的长度和尺寸进行了放大。附图中的相同附图标记指代相同的元件。还要理解的是，当一层被称为“在”另一层或衬底“上”时，其可以是直接位于所述另一层或衬底上，或者也可以存在中间层。图1是图示根据本申请的示例性实施例的半导体器件的透视图。参照图1，半导体器件1000可以包括储存数据的存储单元阵列100和被配置为执行存储单元阵列100的编程操作、读取操作或擦除操作的外围电路200。虽然在图1中未图示，但是还可以包括用于控制外围电路200的控制电路(未图示)。外围电路200可以包括可以减小半导体器件1000的尺寸的多个电路，包括在外围电路200中的电路的一些可以布置在存储单元阵列100之下。图2是详细图示图1的外围电路的布置的平面图。参照图2，外围电路200可以包括多个电路。例如，外围电路200可以包括电压发生电路(未图示)、行解码器220a和220b、页缓冲单元210a和210b以及列解码器(未图示)。在这些电路之中，行解码器220a和220b以及页缓冲单元210a和210b可以布置在存储单元阵列100之下。存储单元阵列100可以包括多个存储块110。行解码器220a和220b以及页缓冲单元210a和210b中的每个可以被划分为多个用于与存储块110的连接的电路单元。例如，行解码器220a和220b可以包括第一行解码器220a和第二行解码器220b，以及页缓冲单元210a和210b可以包括第一页缓冲单元210a和第二页缓冲单元210b。第一页缓冲单元210a可以经由位线(未图示)中的一些连接至存储块110。第二页缓冲单元210b可以经由未连接至第一页缓冲单元210a的剩余的位线(未图示)连接至存储块110。第一行解码器220a可以连接至存储块110中的一些，以及第二行解码器220b可以连接至剩余的存储块，剩余的存储块未连接至第一行解码器220a。为了将三维存储块110与行解码器220a和220b相连接，在存储块的两端定义第一减薄区域SL1和第二减薄区域SL2。在第一减薄区域SL1和第二减薄区域SL2中，源极选择线、字线和漏极选择线以阶梯形式延伸。形成有存储块110a的区域被定义为存储区域MC。第一减薄区域SL1被定义在存储区域MC的一端，而第二减薄区域SL2被定义在存储区域MC的另一端。在第一减薄区域SL1和第二减薄区域SL2中延伸的源极选择线、字线和漏极选择线可以经由触点连接至行解码器220a和220b。图3是本文档来自技高网...

【技术保护点】
一种三维半导体器件，包括：外围电路；存储单元阵列，层叠在外围电路上并且包括沿第一方向定义的存储区域和减薄区域，其中，减薄区域包括沿第一方向交替定义的接触区域和阶梯区域，其中，减薄区域还包括沿与第一方向正交的第二方向定义的平台区域，其中，平台区域与接触区域中的一些和阶梯区域中的一些重叠，其中，栅极线被包括在阶梯区域中并且沿第一方向以阶梯形式布置，以及其中，栅极线被包括在其中接触区域、阶梯区域和平台区域彼此重叠的区域中并且具有沿第二方向的阶梯。

【技术特征摘要】
2015.04.29 KR 10-2015-00605261.一种三维半导体器件，包括：外围电路；存储单元阵列，层叠在外围电路上并且包括沿第一方向定义的存储区域和减薄区域，其中，减薄区域包括沿第一方向交替定义的接触区域和阶梯区域，其中，减薄区域还包括沿与第一方向正交的第二方向定义的平台区域，其中，平台区域与接触区域中的一些和阶梯区域中的一些重叠，其中，栅极线被包括在阶梯区域中并且沿第一方向以阶梯形式布置，以及其中，栅极线被包括在其中接触区域、阶梯区域和平台区域彼此重叠的区域中并且具有沿第二方向的阶梯。2.如权利要求1所述的三维半导体器件，其中，栅极线包括源极选择线、字线和漏极选择线。3.如权利要求2所述的三维半导体器件，其中，字线层叠在源极选择线之上，以及其中，漏极选择线层叠在字线之上。4.如权利要求1所述的三维半导体器件，其中，在包括在接触区域中的栅极线之中，仅位于最高端的栅极线的上表面被暴露。5.如权利要求1所述的三维半导体器件，其中，形成在其中接触区域、阶梯区域和平台区域彼此重叠的区域中以及形成在彼此...

【专利技术属性】
技术研发人员：李相范，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR