半导体存储器件制造技术

一种半导体存储器件包括：堆叠结构，其包括垂直地堆叠在衬底上的各个栅电极以及穿过栅电极的垂直沟道部分；位线，其连接至所述垂直沟道部分；以及多条导线，其连接至所述堆叠结构上的各个栅电极。所述导线形成多个堆叠层，并且包括第一导线和第二导线。布置在离所述衬底第一水平高度的位置处的第一导线的数量与布置在离所述衬底第二水平高度的位置处的第二导线的数量不同。所述第一水平高度与所述第二水平高度不同。

【技术实现步骤摘要】
相关申请的交叉引用本申请要求于2015年3月31日和2015年5月22日在韩国知识产权局提交的韩国专利申请第10-2015-0045668号和第10-2015-0071868号的优先权，其公开内容通过引用全文的方式合并于此。
本专利技术构思的各实施例涉及半导体存储器件，以及更具体地，涉及三维(3D)半导体存储器件。
技术介绍
半导体器件已高度集成以提供高性能和低成本。特别地，半导体存储器件的集成密度可以直接影响半导体存储器件的制造成本。由于传统二维(2D)存储器件的集成密度主要由单位存储单元所占用的面积的大小而确定，因此其制造成本在很大程度上会受到为形成精细图案而选择的技术的影响。然而，由于用于形成这些精细图案的设备极为昂贵，因此就经济角度而言难以将2D存储器件的集成密度增加到某个阈值之上。已经开发了包括三维排列的存储单元的3D半导体存储器件，以达到更高的集成密度。例如，已经增加了单元存储电极的数量和与单元存储电极连接的金属互连的数量，以改善3D半导体存储器件的集成密度。然而，在3D半导体存储器件所提供的有限区域中难以大量布置这些金属互连。
技术实现思路
本专利技术构思的至少一个实施例可以提供具有改善的可靠性的半
导体存储器件。根据本专利技术构思的示例性实施例，一种半导体存储器件包括：堆叠结构，其包括垂直地堆叠在衬底上的各个栅电极以及穿过所述栅电极的垂直沟道部分；位线，其连接至所述垂直沟道部分；以及多条导线，其连接至所述堆叠结构上的各个栅电极。所述导线排列为多个堆叠层，并且包括第一导线和第二导线。布置在离所述衬底第一水平高度的位置处的所述第一导线的数量与布置在离所述衬底第二水平高度的位置处的所述第二导线的数量不同，并且所述第一水平高度与所述第二水平高度不同。在一个实施例中，所述第二水平高度高于所述第一水平高度，并且所述第一导线的数量小于所述第二导线的数量。在一个实施例中，所述第二水平高度高于所述第一水平高度，并且所述第一导线的数量大于所述第二导线的数量。在一个实施例中，所述第一导线的数量小于所述第二导线的数量，并且所述第一导线的间距大于所述第二导线的间距。在一个实施例中，所述第一导线的宽度大于所述第二导线的宽度，并且第一导线之间的距离大于第二导线之间的距离。在一个实施例中，所述第一导线的宽度等于所述第二导线的宽度，并且第一导线之间的距离大于第二导线之间的距离。在一个实施例中，所述堆叠结构包括多个堆叠结构，并且所述堆叠结构中的每一个的各个栅电极包括接地选择晶体管的接地选择栅电极以及各个单元栅电极。在该实施例中，所述导线还包括：与所述多个堆叠结构的接地选择栅电极连接的各条接地导线。另外，在该实施例中，所述接地导线布置在与所述第一水平高度和第二水平高度不同的第三水平高度上。在一个实施例中，所述半导体存储器件还包括：连接接触件，其分别布置在各个栅电极上；第一阵列焊盘，其分别连接至各个连接接触件；第一接触件，其分别布置在各个第一阵列焊盘中的一些第一阵列焊盘上，并且分别连接至各条第一导线；缓冲接触件，其分别布置在各个第一阵列焊盘中未设置有第一接触件的其他一些第一阵列
焊盘上；第二阵列焊盘，其分别布置在各个缓冲接触件上；以及第二接触件，其分别布置在各个第二阵列焊盘上。在这个实施例中，所述第二接触件分别连接至各条第二导线。在一个实施例中，所述第一接触件在与第一方向呈角度的第二方向上排列，所述第一方向为所述位线的排列方向，并且所述第二接触件可以在所述第二方向上排列。在该实施例中，当从平面图观看时，所述第一接触件和所述第二接触件彼此平行地排列。根据本专利技术构思的示例性实施例，一种半导体存储器件包括：堆叠结构，其包括垂直地堆叠在衬底上的各个栅电极以及穿过所述栅电极的垂直沟道部分；位线，其连接至所述垂直沟道部分；以及多条导线，其连接至所述堆叠结构上的各个栅电极。所述导线排列为多个堆叠层，并且包括第一导线和第二导线。所述第一导线的间距与所述第二导线的间距不同。根据本专利技术构思的示例性实施例，一种半导体存储器件包括：多个栅电极，其垂直地堆叠在衬底上；半导体图案，其穿过所有栅电极；位线，其连接至所述半导体图案；以及多条字线，其连接至所述栅电极。在这个实施例中，所述字线包括第一数量的导线和第二数量的导线，其中所述第一数量的线布置在离所述衬底第一深度的位置处，所述第一数量的线与布置在离所述衬底第二深度的位置处的第二数量的线不同，并且所述各深度彼此不同。附图说明本专利技术构思的各示例实施例基于附图和随附的详细描述将变得更加清楚。图1为示出根据本专利技术构思的示例实施例的半导体存储器件的单元阵列的示意电路图。图2为示出根据本专利技术构思的示例实施例的半导体存储器件的透视图。图3为图2的部分“A”的放大示图，以示出根据本专利技术构思的示例实施例的半导体存储器件。图4为示出根据本专利技术构思的示例实施例的半导体存储器件的平面图。图5为沿着图4的线I-I'截取的截面图，以示出根据本专利技术构思的示例实施例的半导体存储器件。图6A至图6C为图4的部分“B”的放大平面图，以示出根据本专利技术构思的示例实施例的半导体存储器件。图7为图4的部分“B”的放大平面图，以示出根据本专利技术构思的示例实施例的半导体存储器件。图8为图4的部分“B”的放大平面图，以示出根据本专利技术构思的示例实施例的半导体存储器件。图9A和图9B为图4的部分“B”的放大平面图，以示出根据本专利技术构思的示例实施例的半导体存储器件。图10为与图4和图5的单元阵列区对应的截面图，以示出根据本专利技术构思的示例实施例的半导体存储器件。图11为示出包括根据本专利技术构思的示例实施例的半导体存储器件的电子系统的示例的示意框图。图12为示出包括根据本专利技术构思的示例实施例的半导体存储器件的存储系统的示例的示意框图。具体实施方式现在将参照示出本专利技术构思的各示例实施例的附图，在下文中更加全面地描述本专利技术构思。根据将要参照附图更详细地描述的以下各示例实施例，本专利技术构思及其实现方法将变得清楚。然而，本专利技术构思的各示例实施例可按照许多不同的形式实现，并且不应理解为限于本文阐述的实施例。相反，提供这些实施例是为了使得本公开是彻底和完整的，并且向本领域技术人员充分地传达本专利技术构思的范围。如同在本文中使用的那样，单数形式“一个”、“一”以及“该”旨在同样包括复数形式，除非上下文另外明确表示。应当理解，当一个元件被称作“连接至”或者“耦接至”另一元件时，所述一个元件可以直接“连接至”或者“耦接至”另一元件，或者也可以存在中间
元件。类似地，应当理解，当诸如层、区或衬底的一个元件被称作“位于”另一元件“上”时，所述一个元件可以直接“位于”另一元件“上”，或者也可以存在中间元件。与此相反，术语“直接地”意为不存在中间元件。除此之外，详细描述中的实施例将结合作为本专利技术构思的理想示例性示图的截面图来描述。因此，示例性示图的形状将根据制造技术和/或可允许误差来修改。因此，本专利技术构思的各实施例并不限于示例性示图中示出的具体形状，而可以包括可根据制造过程产生的其他形状。在此解释并示出的本专利技术构思的各方面的各示例实施例包括其互补对应体。相同的附图标记或相同的参考标识在本说明书中始终表示相同的元件。此外，本文中参照作为理想示例性示图的截面图和/或平本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：堆叠结构，其包括：垂直地堆叠在衬底上的各个栅电极；以及穿过所述栅电极的垂直沟道部分；位线，其连接至所述垂直沟道部分；以及多条导线，其连接至所述堆叠结构上的各个栅电极，所述导线排列为多个堆叠层，并且所述导线包括第一导线和第二导线，其中，布置在离所述衬底第一水平高度的位置处的第一导线的数量与布置在离所述衬底第二水平高度的位置处的第二导线的数量不同；并且其中，所述第一水平高度与所述第二水平高度不同。

【技术特征摘要】
2015.03.31 KR 10-2015-0045668;2015.05.22 KR 10-2011.一种半导体存储器件，包括：堆叠结构，其包括：垂直地堆叠在衬底上的各个栅电极；以及穿过所述栅电极的垂直沟道部分；位线，其连接至所述垂直沟道部分；以及多条导线，其连接至所述堆叠结构上的各个栅电极，所述导线排列为多个堆叠层，并且所述导线包括第一导线和第二导线，其中，布置在离所述衬底第一水平高度的位置处的第一导线的数量与布置在离所述衬底第二水平高度的位置处的第二导线的数量不同；并且其中，所述第一水平高度与所述第二水平高度不同。2.如权利要求1所述的半导体存储器件，其中，所述第二水平高度高于所述第一水平高度，并且其中，所述第一导线的数量小于所述第二导线的数量。3.如权利要求1所述的半导体存储器件，其中，所述第二水平高度高于所述第一水平高度，并且其中，所述第一导线的数量大于所述第二导线的数量。4.如权利要求1所述的半导体存储器件，其中，所述第一导线的数量小于所述第二导线的数量，并且其中，所述第一导线的间距大于所述第二导线的间距。5.如权利要求4所述的半导体存储器件，其中，所述第一导线的宽度大于所述第二导线的宽度，并且其中，所述第一导线之间的距离大于所述第二导线之间的距离。6.如权利要求4所述的半导体存储器件，其中，所述第一导线
\t的宽度等于所述第二导线的宽度，并且其中，所述第一导线之间的距离大于所述第二导线之间的距离。7.如权利要求1所述的半导体存储器件，其中，所述堆叠结构包括多个堆叠结构，其中，所述堆叠结构中的每一个的各个栅电极包括接地选择晶体管的接地选择栅电极以及各个单元栅电极，其中，所述导线还包括：与所述多个堆叠结构的接地选择栅电极连接的各条接地导线，并且其中，所述接地导线布置在与所述第一水平高度和第二水平高度不同的第三水平高度上。8.如权利要求7所述的半导体存储器件，其中，所述第三水平高度低于所述第一水平高度和第二水平高度，并且其中，所述接地导线的数量小于所述第一导线的数量和所述第二导线的数量。9.如权利要求7所述的半导体存储器件，其中，所述接地导线的间距大于所述第一导线的间距和所述第二导线的间距。10.如权利要求9所述的半导体存储器件，其中，所述接地导线的宽度大于所述第一导线和第二导线的宽度，并且其中，所述接地导线之间的距离大于所述第一导线之间的距离和所述第二导线之间的距离。11.如权利要求1所述的半导体存储器件，其中，所述第一导线中的至少一条第一导线不与所述第二导线中的垂直邻近于该条第一导线的一条第二导线垂直地重叠。12.如权利要求1所述的半导体存储器件，还包括：连接接触件，其分别布置在各个栅电极上；第一阵列焊盘，其分别连接至各个连接接触件；第一接触件，其分别布置在各个第一阵列焊盘中的一些第一阵列焊盘上，所述第一接触件分别连接至各条第一导线；缓冲接触件，其分别布置在各个第一阵列焊盘中未设置有第一接触件的其他一些第一阵列焊盘上；...

【专利技术属性】
技术研发人员：金钟源，朴亨，李铉民，姜镐宗，朴株院，宋承砇，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR