非易失性存储器制造技术

本发明专利技术提供一种含有容易控制的参考单元的快闪存储器，其包含有一位线，一存储单元，一参考位线，一参考单元，以及一检测放大电路。所述存储单元连接于所述位线，用来输出一对应于存储数据的存储单元电流，而所述参考单元连接于所述参考位线，用来输出一参考电流。所述参考单元包含有一控制门极，以及一浮动门极，而所述浮动门极电连接于所述控制门极用来使所述控制门极与所述浮动门极均趋近同一电压电平。所述检测放大电路则连接于所述位线与所述参考位线，用来检测所述存储单元电流与所述参考单元电流之间的差值以决定存储于所述存储单元的数据。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及到非易失性存储器，尤其指一种包含有电路简易且容易控制的参考单元的快闪存储器。
技术介绍
近年来，可携式电子产品逐渐普及，而为了将快闪存储器装置应用于所述可携式电子产品中，快闪存储器的相关技术也随着可携式电子产品的普及化而快速发展。蜂窝电话(cellular phone)，电视游戏装置(video gameapparatus)，个人数字助理(personal digital assistant，PDA)等等均有使用快闪存储器装置来存储系统参数之类的系统数据。快闪存储器的原理是经由控制其存储单元(memory cell)导通的相对应临界电压(threshold voltage)以存储二进位数据“0”或“1”。因为快闪存储器是一种非易失性存储器，因此存储于所述快闪存储器中的数据不会因为电源供应中断而遗失。请参阅图1，图1是现有技术的快闪存储器的存储单元10的结构示意图。存储单元10包含有一基底12，一源极14，一漏极16，一浮动门极18，以及一控制门极20。一氧化层24则形成于一通道22与浮动门极18之间，而基底12电连接于一参考电压Vbb(一般而言为接地电压0伏特)，若基底12为p型掺杂区，则源极14与漏极16皆为n型掺杂区，相反地，若基底12为n型掺杂区，则源极14与漏极16则会是p型掺杂区。因为存储于浮动门极18上的电子数量会影响存储单元10的临界电压而决定是否产生通道22，因此存储于浮动门极18上的电子数量可进一步地用来决定存储单元10所存储的二进位数据，亦即使用存储单元10的导通状态来代表相对应二进位数值“1”或“0”。现有技术的Fowler-Nordheim穿遂与热电子注入(hotelectron injection)被普遍地用来控制浮动门极18上的电子数量。当存储单元10拥有较低的临界电压时，表示浮动门极18上的电子数量较少而存储单元10则存储二进位数值“0”，相反地，当存储单元10拥有较高的临界电压时，表示浮动门极18上的电子数量较多而存储单元10则可存储二进位数值“1”。假设存储单元10的基底12是p型掺杂区，当电压Vd以及电压Vcg分别以6伏特及-8伏特而各自施加于漏极16与控制门极20时，保持源极14为浮接状态以对存储单元10进行一程序化(program)操作，而浮动门极18上的电子会被驱离而穿遂至漏极16，因此存储单元10的临界电压会相对地下降而使其电位大约是2伏特，并用来对应至二进位数值“0”。当电压Vs以及电压Vcg分别以-8伏特及10伏特而各自施加于源极14与控制门极20时，保持漏极16浮接以对存储单元10进行一清除(erase)操作，因此源极14中的电子会被吸引至浮动门极18，所以，存储单元10的临界电压会上升至大约6伏特的电平，并对应至二进位数值“1”。如上所述，浮动门极18上存储的电子数量会决定存储单元10所对应的二进位数值，而当要撷取除存储单元10所存储的数据时，必须另执行一读取操作。在执行所述读取操作时，一电平为1伏特的电压会施加于漏极16，一电平为3.3伏特的电压则施加于控制门极18，一接地电压(0伏特)则会施加于源极14。于此运作环境下，当存储单元10存储“0”时，存储单元10会因为本身的低临界电压而产生通道22，亦即存储单元10会被导通，所以电流会由存储单元10输出。相反地，当存储单元10存储“1”时，存储单元10会因为本身的高临界电压而不会产生通道22，亦即存储单元10会维持非导通状态，所以电流并不会由存储单元10输出。上述操作与其相对应电压关系整理如下表。漏极门极源极程序化操作+6V -8V 浮接清除操作 浮接+10V-8V读取操作 +1V +3.3V 0V请参阅图2，图2是一现有技术的快闪存储器30的电路示意图。快闪存储器30包含有一存储单元31，一参考单元32，二控制电晶体33、34，以及一检测放大电路35。图2中的符号Vcc及Vss则分别代表一电压源电位(一般而言为5伏特)以及一接地电位(一般而言为0伏特)。当存储单元31经由一字线(word line)而被选取时，一电压Vw1会经由所述字线输入至存储单元31的控制门极，如前所述，若存储单元31存储“0”，则电压Vw1会使存储单元31导通而输出一电流，即是说电压Vw1与电压Vss之间的压差足以使存储单元31导通而可以传导电流。同理，若存储单元31存储“1”，则电压Vw1并不会使存储单元31导通而输出一电流，也就是说，电压Vw1与电压Vss之间的压差并不足以使存储单元31导通而传导电流。所以，若存储单元31可产生一存储单元电流Icell，则存储单元31即可被判定为存储二进位值“0”，反之，则被判定为存储二进位值“1”。另外，控制电晶体33是用来作为开关装置以控制存储单元电流Icell是否可流入检测放大电路35。参考单元32用来提供一参考电流Iref予检测放大电路35。检测放大电路35连接于一位线36与一参考位线37以比较位线36与参考位线37所传输的电流大小，而参考电流Iref的大小是介于0与存储单元电流Icell之间，因此检测放大电路35便可经由比较位线36与参考位线37所传输的电流来检测出存储单元31所存储的数据。实际上，参考电流Iref的大小是被调整于一半存储单元电流Icell的大小以便检测放大电路35能容忍位线36传输存储单元电流Icell的过程中所夹杂的杂讯干扰(noise)，以避免所述杂讯干扰而导致判断错误。然而，将参考电流Iref的大小调整为一半存储单元电流Icell的大小并非易事，因为必须准确地控制参考单元32的浮动门极所存储的电子数量，而于调整的过程必须经由许多次程序化与清除的操作以于浮动门极存储所需的电子数量，此外，当参考单元32被导通而读取参考电流Iref后亦会进一步地影响其浮动门极上所存储的电子数量，亦即，当检测放大电路35因为进行比较而必须读取参考单元32的参考电流Iref时，热电子会注入其浮动门极，所以参考单元32原先的临界电压会由于所述额外注入的电子而产生偏移(shift)，因此参考电流Iref会随之改变而十分不稳定，并进一步影响下一回检测放大电路35的检测。请参阅图3，图3为另一现有技术的快闪存储器40的电路示意图。请注意，图3的电路是修改自图2，而图2、3之间唯一的不同处在于快闪存储器40中的参考电流Iref是经由不止一参考单元32而产生，如图3所示，五个参考单元32串接为一组，而两组上述串接的参考单元32则并联在一起，其中每一参考单元32与存储单元31均拥有相同的结构与特性。所以，每一参考单元32可经由程序化等操作而拥有相同的低临界电压(与存储单元31的低临界电压相同)，而经由上述参考单元32的连接配置，当输入一电压Vcc而同时导通每一参考单元32时，最后输出的参考电流Iref会等于2/5与存储单元电流Icell的乘积(Iref＝0.4*Icell)。如图3所示，每一参考单元32的临界电压与存储单元31的低临界电压相同，因此并不需要精确地调整其浮动门极上所存储的电子数量来控制参考电流Iref，然而，上述参考单元32的特殊连接方式会造成电路复杂度增加，换句话说，快闪存储器本身的大小(size)也随之增加。专利技术概述因此本专利技术的主要目的本文档来自技高网...

【技术保护点】
一种非易失性存储器，其包含有：一位线（ｂｉｔ ｌｉｎｅ）；一非易失性存储单元，连接于所述位线，用来输出与其所存储的数据相对应的存储单元电流；一参考位线；一非易失性参考单元，连接于所述参考位线，用来输出一参考单元电流，所述非易 失性参考单元包含有：一控制门极；以及一浮动门极，电连接于所述控制门极，用来使所述控制门极与所述浮动门极均趋近同一电压电平；以及一检测放大电路，连接于所述位线与所述参考位线，用来检测所述存储单元电流与所述参考单元电流之间的差值，以 决定存储于所述非易失性存储单元的数据。

【技术特征摘要】
1.一种非易失性存储器，其包含有一位线(bit line)；一非易失性存储单元，连接于所述位线，用来输出与其所存储的数据相对应的存储单元电流；一参考位线；一非易失性参考单元，连接于所述参考位线，用来输出一参考单元电流，所述非易失性参考单元包含有一控制门极；以及一浮动门极，电连接于所述控制门极，用来使所述控制门极与所述浮动门极均趋近同一电压电平；以及一检测放大电路，连接于所述位线与所述参考位线，用来检测所述存储单元电流与所述参考单元电流之间的差值，以决定存储于所述非易失性存储单元的数据。2.如权利要求1所述的非易失性存储器，其中，一偏压输入所述非易失性参考单元的控制门极，用来调整所述参考单元电流，使其趋近一预定电流值，并且，所述检测放大电路将所述存储单元电流与所述参考单元电流之间的差值放大，以决定存储于所述非易失性存储单元的数据。3.如权利要求1所述的非易失性存储器，其还包含有一分压电路，电连接于所述非易...

【专利技术属性】
技术研发人员：林庆源，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]