【技术实现步骤摘要】
本专利技术涉及一种电路，且特别涉及一种静电放电(electro static discharge，简称esd)电路。
技术介绍
1、众所周知，在互补式金属氧化物半导体的集成电路(cmos ic)工艺中，为增加其速度与整合度，半导体元件尺寸会越做越小、栅极氧化层(gate oxide layer)会越来越薄。因此，栅极氧化层的崩溃电压(breakdown voltage)降低，且半导体元件的pn接面(pnjunction)的崩溃电压也降低。
2、为了避免集成电路(ic)在生产过程中被静电放电冲击(esd zapping)所损伤，在集成电路(ic)内皆会制作静电放电电路。静电放电电路提供了静电放电电流路径(esdcurrent path)，以免静电放电流(esd current)流入ic内部电路而造成损伤。
技术实现思路
1、本专利技术为一种静电放电电路，连接至一垫与一内部电路，且该静电放电电路包括：一控制电路，连接在该垫与一第一节点之间；一第一p型晶体管，该第一p型晶体管的一第一源/漏端连接至该垫，该第一p型晶体管的一栅极端连接至该控制电路，该第一p型晶体管的一第二源/漏端连接至一第二节点；一第一静电放电电流路径，连接在该第二节点与该第一节点之间；一第二静电放电电流路径，连接在该第二节点与该第一节点之间；一第二p型晶体管，该第二p型晶体管的一第一源/漏端连接至该垫，该第二p型晶体管的一栅极端连接至该控制电路，该第二p型晶体管的一第二源/漏端连接至一第三节点；一偏压电路，连
2、为了对本专利技术的上述及其他方面有更佳的了解，下文特举优选实施例，并配合附图，作详细说明如下：
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1.一种静电放电电路，连接至垫与内部电路，且该静电放电电路包括：
2.如权利要求1所述的静电放电电路，其中该控制电路包括：
3.如权利要求2所述的静电放电电路，其中在该静电放电电路的正常工作状态，该第一电容器会充电并上拉该第五节点的电压，使得该第一P型晶体管与该第二P型晶体管关闭。
4.如权利要求2所述的静电放电电路，其中当该垫接收到正的静电放电冲击时，该第一电容器视为短路并下拉该第五节点的电压，使得该第一P型晶体管与该第二P型晶体管开启。
5.如权利要求4所述的静电放电电路，其中在该第一P型晶体管与该第二P型晶体管的开启期间，该第一电容器根据该垫所接收的电压来充电，并上拉该第五节点的该电压，使得静电放电电流由该垫经由该第一P型晶体管的该第一漏源端、该第一P型晶体管的沟道区域、该第一P型晶体管的该第二漏源端以及该第一静电放电电流路径传导至该第一节点。
6.如权利要求5所述的静电放电电路，其中在该开启期间结束时，该第五节点的该电压被该第一电容器充电至高电压电平，使得该第一P型晶体管与该第二P型晶体管关闭。
7.
8.如权利要求7所述的静电放电电路，其中在该静电放电电路的正常工作状态，该垫接收第一供应电压，该第一节点接收第二供应电压，该偏压电路提供偏压电压至该第三节点用以该开启该第三P型晶体管，且该偏压电压小于该第一供应电压。
9.如权利要求7所述的静电放电电路，其中该第一电阻的第一电阻值大于该第二电阻的第二电阻值。
10.如权利要求1所述的静电放电电路，其中该第一静电放电电流路径包括x个二极管；在该第一静电放电电流路的该x个二极管中，第一个二极管的阳极连接至该第二节点；在该第一静电放电电流路的该x个二极管中，最后一个二极管的阴极连接至该第一节点；在该第一静电放电电流路的该x个二极管中，其他二极管的阳极连接至前一个二极管的阴极；在该第一静电放电电流路的该x个二极管中，其他二极管的阴极连接至下一个二极管的阳极；且x为正整数。
11.如权利要求10所述的静电放电电路，其中该第二静电放电电流路径包括y个二极管；在该第二静电放电电流路的该y个二极管中，第一个二极管的阳极连接至该第一节点；在该第二静电放电电流路的该y个二极管中，最后一个二极管的阴极连接至该第二节点；在该第二静电放电电流路的该y个二极管中，其他二极管的阳极连接至前一个二极管的阴极；在该第二静电放电电流路的该y个二极管中，其他二极管的阴极连接至下一个二极管的阳极；且y为正整数。
12.如权利要求10所述的静电放电电路，其中该第二静电放电电流路径包括二极管，该二极管的阳极连接至该第一节点，且该二极管的阴极连接至该第二节点。
13.如权利要求1所述的静电放电电路，其中当该垫接收到正的静电放电冲击时，该控制电路提供控制电压来开启该第一P型晶体管与该第二P型晶体管，并关闭该第三P型晶体管，来隔离该第四节点与该垫。
14.如权利要求13所述的静电放电电路，其中静电放电电流由该垫经由该第一P型晶体管的该第一漏源端、该第一P型晶体管的沟道区域、该第一P型晶体管的该第二漏源端与该第一静电放电电流路径传导至该第一节点。
15.如权利要求1所述的静电放电电路，当该垫接收到负的静电放电冲击时，静电放电电流由该第一节点经由该第二静电放电电流路径、该第一P型晶体管的该第二漏源端、该第一P型晶体管的寄生二极管、该第一P型晶体管的该第一漏源端传导至该垫。
...【技术特征摘要】
1.一种静电放电电路，连接至垫与内部电路，且该静电放电电路包括：
2.如权利要求1所述的静电放电电路，其中该控制电路包括：
3.如权利要求2所述的静电放电电路，其中在该静电放电电路的正常工作状态，该第一电容器会充电并上拉该第五节点的电压，使得该第一p型晶体管与该第二p型晶体管关闭。
4.如权利要求2所述的静电放电电路，其中当该垫接收到正的静电放电冲击时，该第一电容器视为短路并下拉该第五节点的电压，使得该第一p型晶体管与该第二p型晶体管开启。
5.如权利要求4所述的静电放电电路，其中在该第一p型晶体管与该第二p型晶体管的开启期间，该第一电容器根据该垫所接收的电压来充电，并上拉该第五节点的该电压，使得静电放电电流由该垫经由该第一p型晶体管的该第一漏源端、该第一p型晶体管的沟道区域、该第一p型晶体管的该第二漏源端以及该第一静电放电电流路径传导至该第一节点。
6.如权利要求5所述的静电放电电路，其中在该开启期间结束时，该第五节点的该电压被该第一电容器充电至高电压电平，使得该第一p型晶体管与该第二p型晶体管关闭。
7.如权利要求2所述的静电放电电路，其中该偏压电路包括：
8.如权利要求7所述的静电放电电路，其中在该静电放电电路的正常工作状态，该垫接收第一供应电压，该第一节点接收第二供应电压，该偏压电路提供偏压电压至该第三节点用以该开启该第三p型晶体管，且该偏压电压小于该第一供应电压。
9.如权利要求7所述的静电放电电路，其中该第一电阻的第一电阻值大于该第二电阻的第二电阻值。
10.如权利要求1所述的静电放电电路，其中该第一静电放电电流路径包括x个二极管；在该第一静电放电电流路的该x个二极管中，第一个二...
【专利技术属性】
技术研发人员：丁韵仁，赖致玮，吴易翰，林坤信，许信坤，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：
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