电荷捕捉式非易失性存储器的存储单元制造技术

本发明专利技术公开一种电荷捕捉式非易失性存储器的存储单元。此存储单元形成于半导体基板的阱区上。此存储单元具有一存储晶体管。存储晶体管的栅极结构包括：第一隧穿层、第二隧穿层、捕捉层、阻挡层与栅极层。第一隧穿层接触于阱区的表面。第二隧穿层覆盖于第一隧穿层。捕捉层覆盖于第二隧穿层。阻挡层覆盖于捕捉层。栅极层覆盖于阻挡层。第二隧穿层中有渐变的氮分布。第二隧穿层中靠近第一隧穿层的第一区域的第一氮浓度低于第二隧穿层中靠近捕捉层的第二区域的第二氮浓度。二区域的第二氮浓度。二区域的第二氮浓度。

【技术实现步骤摘要】
voltage，V
EE
)，掺杂区101接收接地电压(0V)，掺杂区105接收接地电压(0V)，P型阱区100接收接地电压(0V)。因此，FN隧穿效应(Fowler
‑
Nordheim Tunneling Effect)发生，存储于捕捉层124的电荷(例如，电子)即穿透隧穿层122至P型阱区100，使得存储单元由第二存储状态变成第一存储状态。其中，抹除电压V
EE
小于接地电压0V。举例来说，抹除电压V
EE
的大小(magnitude)为20V，亦即抹除电压V
EE
为
‑
20V。
[0009]请参照图3，其所绘示为现有存储晶体管的栅极结构能带图(energy band diagram)。当费米能阶(Fermi
‑
Level，E
F
)对齐(aligned)后，由于存储晶体管为N型晶体管，N型栅极层(N
‑
gate)128的功函数(work function)Φ
G
约为4.1eV，P型阱区(P
‑
Well)100的功函数Φ
WELL
约为4.6eV。因此，在能带图中，隧穿层122会有较高的位障(barrier)。在进行抹除动作时，需要提供大小(magnitude)较大的抹除电压V
EE
，使得隧穿层122的位障(barrier)改变(如虚线所示)，让电子穿透隧穿层122完成抹除动作。

技术实现思路

[0010]本专利技术为一种电荷捕捉式非易失性存储器的存储单元，该存储单元形成于一半导体基板的一阱区上。该存储单元具有一存储晶体管，且该存储晶体管的一栅极结构包括：一第一隧穿层，接触于该阱区的一表面；一第二隧穿层，覆盖于该第一隧穿层；一捕捉层，覆盖于该第二隧穿层；一阻挡层，覆盖于该捕捉层；以及，一栅极层，覆盖于该阻挡层；其中，该第二隧穿层包括一第一区域与一第二区域，该第一区域靠近该第一隧穿层，该第二区域靠近该捕捉层，该第一区域的一第一氮浓度低于该第二区域的一第二氮浓度。
[0011]为了对本专利技术的上述及其他方面有更佳的了解，下文特举优选实施例，并配合所附的附图，作详细说明如下：
附图说明
[0012]图1为现有电荷捕捉式非易失性存储器的存储单元剖面图；
[0013]图2A与图2B为现有存储单元进行编程动作与抹除动作的偏压示意图；
[0014]图3为现有存储晶体管的栅极结构能带图；
[0015]图4A与图4B为本专利技术第一实施例的电荷捕捉式非易失性存储器的存储单元剖面图以及存储晶体管的栅极结构能带图；
[0016]图5A与图5B为本专利技术第二实施例存储单元的栅极结构剖面图以及栅极结构能带图；
[0017]图6A与图6B为本专利技术第三实施例存储单元的栅极结构剖面图以及栅极结构能带图；以及
[0018]图7A与图7B为本专利技术第四实施例存储单元的栅极结构剖面图以及栅极结构能带图。
[0019]符号说明
[0020]100:P型阱区
[0021]101,103,105,201,203,205:掺杂区
[0022]110,120,210,220:栅极结构
[0023]112,222:栅极介电层
[0024]114,128,214,228,529,539:栅极层
[0025]122,222:隧穿层
[0026]124,224,525,535:捕捉层
[0027]126,226,527,537:阻挡层
[0028]132,134,232,234:间隙壁
[0029]200:N型阱区
[0030]521,531:第一隧穿层
[0031]523,524,533:第二隧穿层
[0032]523a,524a:第一区域
[0033]523b,524b:第二区域
[0034]524c:第三区域
[0035]524d:第四区域
[0036]524e:第五区域
具体实施方式
[0037]本专利技术提出一种电荷捕捉式(charge
‑
trapping)非易失性存储器的存储单元。在存储单元中，在存储晶体管中设计新颖的栅极结构。在抹除动作时，提供较低的抹除电压，使得电子穿透隧穿层完成抹除动作。
[0038]请参照图4A与图4B，其所绘示为本专利技术第一实施例的电荷捕捉式非易失性存储器的存储单元剖面图以及存储晶体管的栅极结构能带图。
[0039]在半导体基板(substrate)的N型阱区(N
‑
well，NW)200中形成三个掺杂区201、203、205。三个掺杂区201、203、205为p型掺杂区。在掺杂区201、203之间的N型阱区200的表面上形成一栅极结构210，在掺杂区203、205之间的N型阱区200的表面上形成另一栅极结构220。之后，在栅极结构210、220的侧边形成间隙壁(spacer)232、234，且间隙壁232、234分别围绕于栅极结构210、220。
[0040]再者，栅极结构210包括一栅极介电层212与一栅极层214。其中，栅极介电层212接触于N型阱区200表面。栅极层214形成于栅极介电层212上方，用来覆盖于栅极介电层212。举例来说，栅极氧化层212的材料为二氧化硅(SiO2)，栅极层214的材料为多晶硅。
[0041]栅极结构220包括一隧穿层222、一捕捉层224、一阻挡层226与一栅极层228。其中，隧穿层222接触于N型阱区200表面。捕捉层224形成于隧穿层222上方，用来覆盖于隧穿层222。阻挡层226形成于捕捉层224上方，用来覆盖于捕捉层224。栅极层228形成于阻挡层226上方，用来覆盖于阻挡层226。举例来说，隧穿层222与阻挡层226的材料为二氧化硅，捕捉层224的材料为氮化硅(SiN)，栅极层228的材料为多晶硅。再者，隧穿层222的厚度约为30埃(angstrom，)至40埃，捕捉层224的厚度约为45埃，阻挡层226的厚度约为45埃至50埃。
[0042]如图4A所示，N型阱区200、掺杂区201、掺杂区203、栅极结构210与间隙壁232形成一开关晶体管Msw。N型阱区200、掺杂区203、掺杂区205、栅极结构220与间隙壁234形成一存储晶体管Ms。也就是说，存储单元包括一开关晶体管Msw与一存储晶体管Ms，且开关晶体管Msw与存储晶体管Ms为P型晶体管。举例来说，当存储晶体管Ms的捕捉层224中没有存储电荷时，存储单元为第一存储状态。
[0043]提供适当的偏压至存储单元即可以对存储单元进行编程动作以及抹除动作。
[0044]在编程动作时，控制电荷(例如，电子)由存储晶体管Ms的沟道区域穿透隧穿层222并被捕捉在捕捉层224，使得存储单元由第一存储状态变成第二存储状态。
[0045]在抹除动作时，存储晶体管M本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电荷捕捉式非易失性存储器的存储单元，该存储单元形成于半导体基板的阱区上，该存储单元具有存储晶体管，且该存储晶体管的栅极结构包括：第一隧穿层，接触于该阱区的表面；第二隧穿层，覆盖于该第一隧穿层；捕捉层，覆盖于该第二隧穿层；阻挡层，覆盖于该捕捉层；以及栅极层，覆盖于该阻挡层；其中，该第二隧穿层包括第一区域与第二区域，该第一区域靠近该第一隧穿层，该第二区域靠近该捕捉层，该第一区域的第一氮浓度低于该第二区域的第二氮浓度。2.如权利要求1所述的存储单元，其中该栅极层的功函数大于该阱区的功函数。3.如权利要求2所述的存储单元，其中该栅极层为多晶硅栅极层或者金属栅极层。4.如权利要求1所述的存储单元，其中该第一隧穿层具有第一介电常数，该阻挡层具有第二介电常数，且该第二介电常数大于两倍的该第一介电常数。5.如权利要求4所述的存储单元，其中该阻挡层由氧化铝、氮氧化铪硅、二氧化铪、硅酸铪、二氧化锆或上述至少两种以上的组合所组成。6.如权利要求1所述的存储单元，其中该捕捉层的折射率大于2.1。7.如权利要求1所述的存储单元，其中该捕捉层的材料为富含硅的氮化物。8.如权利要求1所述的存储单元，其中该捕捉层的材料为二氧化铪、二氧化锆、二氧化钛、硅酸铪、氧化镧、氧化镧铝或者氧化钇。9.如权利要求1所述的存储单元，其中该第一隧穿层与该第二隧穿层的总厚度大于30埃。10.如权利要求1所述的存储单元，其中该阻挡层的厚度大于该捕捉层...

【专利技术属性】
技术研发人员：黎俊霄，赖宗沐，沈政彦，许家荣，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：