电荷捕捉式非易失性存储器装置的制造方法制造方法及图纸

本发明专利技术公开一种电荷捕捉式非易失性存储器装置的制造方法。在制造非易失性存储器装置的过程中，可有效地保护存储元件的阻挡层，防止阻挡层被污染或者变薄。另外，在半导体基板中，由于逻辑元件区与存储器元件区的阱区不是同时制作，所以在存储器元件区可以设计尺寸较小非易失性存储单元，并且精确控制电荷捕捉式晶体管的临限电压(threshold voltage)。voltage)。voltage)。

【技术实现步骤摘要】
电荷捕捉式非易失性存储器装置的制造方法


[0001]本专利技术涉及一种非易失性存储器装置(nonvolatile memory apparatus)的制造方法，且特别是涉及一种电荷捕捉式非易失性存储器装置(nonvolatile charge
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trapping memory apparatus)的制造方法。

技术介绍

[0002]众所周知，非易失性存储器装置可在电源消失之后，仍可保存数据，因此非易失性存储器装置已经广泛的运用于电子产品中。一般来说，非易失性存储器装置包括周边电路(peripheral circuit)与存储单元阵列(memory cell array)，且周边电路与存储单元阵列会制作在同一个半导体基板(substrate)上。举例来说，周边电路包括：位线驱动器(bit line driver)、字线驱动器(word line driver)、源极线驱动器(source line driver)与控制单元(control unit)等等。而存储单元阵列则由多个非易失性存储单元组成。
[0003]在制造非易失性存储器装置时，设计者会将半导体基板的布局区域(layout area)划分为逻辑元件区(logic device area)以及存储器元件区(memory device area)。制造于逻辑元件区内的元件可组成非易失性存储器装置的周边电路，制造于存储器元件区内的元件可以组成存储单元阵列。
[0004]再者，逻辑元件区中的元件可再区分为输出入元件(IO device，简称IO元件)与核心元件(core device)。存储器元件区中的元件可再区分为开关元件(switching device)与存储元件(storage device)，而每个非易失性存储单元包括开关元件以及存储元件。
[0005]另外，核心元件可以称为低压元件(low voltage device，简称LV元件)，例如低压的P型晶体管(LV P
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type transistor)与低压的N型晶体管(LV N
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type transistor)。输出入元件可以称为高压元件(high voltage device，简称HV元件)，例如高压的P型晶体管(HV P
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type transistor)与高压的N型晶体管(HV N
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type transistor)。其中，低压元件可以承受的电压应力(voltage stress)较低，高压元件可以承受的电压应力(voltage stress)较高。
[0006]由于上述IO元件、核心元件、开关元件以及存储元件都有不同的电路结构。因此，要将周边电路与存储单元阵列整合制造于同一片半导体基板上将是一件具有挑战的任务。

技术实现思路

[0007]本专利技术为一种电荷捕捉式非易失性存储器装置的制造方法，包括下列步骤：(A)在一半导体基板的一表面上形成一垫氧化物层，并于该半导体基板内形成多个隔离结构；其中，该些隔离结构将该半导体基板区分为一存储器元件区与一逻辑元件区，且更将该逻辑元件区区分为一输出入元件区与一核心元件区；(B)形成一第一光致抗蚀剂层覆盖于该逻辑元件区，并于该存储器元件区的该半导体基板的该表面下方形成一第一第一型阱区；(C)移除该第一光致抗蚀剂层以及至少一部分的该垫氧化物层，并形成一堆叠层覆盖于该逻辑元件区与该存储器元件区；其中，该堆叠层包括一底氧化物层、一捕捉层、一阻挡层与一保
护层；(D)形成一第二光致抗蚀剂层覆盖于该存储器元件区中部分的该堆叠层，并移除未被该第二光致抗蚀剂层所覆盖的该保护层、该阻挡层与该捕捉层；(E)移除该第二光致抗蚀剂层，并形成一第三光致抗蚀剂层覆盖于该存储器元件区；(F)在该核心元件区的该半导体基板下方形成一第二第一型阱区、一第一第二型阱区以及一第一深第一型阱区，在该输出入元件区的该半导体基板下方形成一第三第一型阱区、一第二第二型阱区以及一第二深第一型阱区，其中，该第一第二型阱区位于该第一深第一型阱区内，该第二第二型阱区位于该第二深第一型阱区内；(G)移除该第三光致抗蚀剂层，并移除部分未被该保护层所覆盖的该底氧化物层；(H)移除该堆叠层上的该保护层，在该存储器元件区的该半导体基板上形成一输出入栅极氧化物层，在该输出入元件区的该半导体基板上形成该输出入栅极氧化物层，在该核心元件区的该半导体基板上形成一核心栅极氧化物层；(I)形成一栅极层，覆盖于该存储器元件区与该逻辑元件区；以及，(J)形成多个栅极结构并形成多个掺杂区。再者，一第一栅极结构位于该第一第一型阱区上，一第一第二型掺杂区与一第二第二型掺杂区形成于该第一栅极结构两侧的该第一第一型阱区内；以及，一第二栅极结构位于该第一第一型阱区上，该第二第二型掺杂区与一第三第二型掺杂区形成于该第二栅极结构两侧的该第一第一型阱区内。再者，一第三栅极结构形成于该第二第一型阱区上，一第四第二型掺杂区与一第五第二型掺杂区形成该第三栅极结构的两侧，且位于该第二第一型阱区内；以及，一第四栅极结构形成于该第一第二型阱区上，一第一第一型掺杂区与一第二第一型掺杂区形成该第四栅极结构的两侧，且位于该第一第二型阱区内。再者，一第五栅极结构形成于该第三第一型阱区上，一第六第二型掺杂区与一第七第二型掺杂区形成该第五栅极结构的两侧，且位于该第三第一型阱区内；以及，一第六栅极结构形成于该第二第二型阱区上，一第三第一型掺杂区与一第四第一型掺杂区形成该第六栅极结构的两侧，且位于该第二第二型阱区内。
[0008]为了对本专利技术的上述及其他方面有更佳的了解，下文特举优选实施例，并配合所附的附图，作详细说明如下：
附图说明
[0009]图1A至图1I为本专利技术第一实施例的电荷捕捉式非易失性存储器装置的制造方法流程图；
[0010]图2A至图2L为本专利技术第二实施例的电荷捕捉式非易失性存储器装置的制造方法流程图；
[0011]图3A至图3C为第二实施例制作流程顺序交换的一范例的示意图；
[0012]图4A至图4C为第二实施例制作流程顺序交换的另一范例的示意图；
[0013]图5A至图5F为本专利技术第三实施例的电荷捕捉式非易失性存储器装置的制造方法流程图；
[0014]图6A至图6L为本专利技术第四实施例的电荷捕捉式非易失性存储器装置的制造方法流程图；以及
[0015]图7A至图7F为本专利技术第五实施例的电荷捕捉式非易失性存储器装置的制造方法流程图。
[0016]符号说明
[0017]102,103,104,105,106,107,202,203,204,205,206,207,502,503,504,505,506,
device area)。制造于逻辑元件区内的元件可以组成非易失性存储器装置的周边电路。制造于存储器元件区内的元件可以组成非易失性存储器装置的存储单元阵列。也就是说，由开关元件与存储元件所组成的非易失性存储单元会制作于存储器元件区。
[0037]再者，逻辑元件区又本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电荷捕捉式非易失性存储器装置的制造方法，包括下列步骤：(A)在半导体基板的表面上形成垫氧化物层，并于该半导体基板内形成多个隔离结构；其中，该些隔离结构将该半导体基板区分为存储器元件区与逻辑元件区，且更将该逻辑元件区区分为输出入元件区与核心元件区；(B)形成第一光致抗蚀剂层覆盖于该逻辑元件区，并于该存储器元件区的该半导体基板的该表面下方形成第一第一型阱区；(C)移除该第一光致抗蚀剂层以及至少一部分的该垫氧化物层，并形成堆叠层覆盖于该逻辑元件区与该存储器元件区；其中，该堆叠层包括底氧化物层、捕捉层、阻挡层与保护层；(D)形成第二光致抗蚀剂层覆盖于该存储器元件区中部分的该堆叠层，并移除未被该第二光致抗蚀剂层所覆盖的该保护层、该阻挡层与该捕捉层；(E)移除该第二光致抗蚀剂层，并形成第三光致抗蚀剂层覆盖于该存储器元件区；(F)在该核心元件区的该半导体基板下方形成第二第一型阱区、第一第二型阱区以及第一深第一型阱区，在该输出入元件区的该半导体基板下方形成第三第一型阱区、第二第二型阱区以及第二深第一型阱区，其中，该第一第二型阱区位于该第一深第一型阱区内，该第二第二型阱区位于该第二深第一型阱区内；(G)移除该第三光致抗蚀剂层，并移除部分未被该保护层所覆盖的该底氧化物层；(H)移除该堆叠层上的该保护层，在该存储器元件区的该半导体基板上形成输出入栅极氧化物层，在该输出入元件区的该半导体基板上形成该输出入栅极氧化物层，在该核心元件区的该半导体基板上形成核心栅极氧化物层；(I)形成栅极层，覆盖于该存储器元件区与该逻辑元件区；以及(J)形成多个栅极结构并形成多个掺杂区；其中，第一栅极结构位于该第一第一型阱区上，第一第二型掺杂区与第二第二型掺杂区形成于该第一栅极结构两侧的该第一第一型阱区内；以及，第二栅极结构位于该第一第一型阱区上，该第二第二型掺杂区与第三第二型掺杂区形成于该第二栅极结构两侧的该第一第一型阱区内；其中，第三栅极结构形成于该第二第一型阱区上，第四第二型掺杂区与第五第二型掺杂区形成该第三栅极结构的两侧，且位于该第二第一型阱区内；以及，第四栅极结构形成于该第一第二型阱区上，第一第一型掺杂区与第二第一型掺杂区形成该第四栅极结构的两侧，且位于该第一第二型阱区内；其中，第五栅极结构形成于该第三第一型阱区上，第六第二型掺杂区与第七第二型掺杂区形成该第五栅极结构的两侧，且位于该第三第一型阱区内；以及，第六栅极结构形成于该第二第二型阱区上，第三第一型掺杂区与第四第一型掺杂区形成该第六栅极结构的两侧，且位于该第二第二型阱区内。2.如权利要求1所述的制造方法，其中该步骤(C)还包括：在移除该逻辑元件区与该存储器元件区中的该垫氧化物层之前，先移除该第一光致抗蚀剂层。3.如权利要求1所述的制造方法，其中该步骤(H)还包括下列步骤：移除该堆叠层上的该保护层；在该半导体基板的该表面上形成该输出入栅极氧化物层；
形成第四光致抗蚀剂层，覆盖于该存储器元件区与该输出入元件区，并移除该核心元件区内的该输出入栅极氧化物层；以及移除该第四光致抗蚀剂层，在该核心元件区内该半导体基板的该表面上形成该核心栅极氧化物层。4.如权利要求3所述的制造方法，其中该步骤(H)包括：在移除该堆叠层上的该保护层之前，先在该存储器元件区内该半导体基板的该表面上形成...

【专利技术属性】
技术研发人员：黎俊霄，赖宗沐，沈政彦，许家荣，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：