具有环绕式栅极晶体管的反熔丝型一次编程存储单元制造技术

本发明专利技术公开一种具有环绕式栅极晶体管的反熔丝型一次编程存储单元，其中反熔丝型一次编程存储单元至少包括一反熔丝晶体管。反熔丝晶体管胞包括：一第一纳米线、一第一栅极结构、一第一漏/源结构与一第二漏/源结构。第一纳米线被第一栅极结构所环绕。第一栅极结构包括：一第一间隙壁、一第二间隙壁、一第一栅极介电层一第一栅极层。第一漏/源结构电性接触于第一纳米线的第一端。第二漏/源结构电性接触于第一纳米线的第二端。第一纳米线的第二端。第一纳米线的第二端。

【技术实现步骤摘要】
具有环绕式栅极晶体管的反熔丝型一次编程存储单元


[0001]本专利技术涉及一种非易失性存储器的存储单元，且特别是涉及一种具有环绕式栅极晶体管(Gate
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Around transistor，简称GAA晶体管)的反熔丝型一次编程存储单元。

技术介绍

[0002]众所周知，非易失性存储器可区分为：多次编程的存储器(multi
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time programming memory，简称MTP存储器)、一次编程的存储器(one time programming memory，简称OTP存储器)或者光掩模式只读存储器(Mask ROM存储器)。基本上，使用者可以对MTP存储器进行多次的编程，用以多次修改存储数据。而使用者仅可以编程一次OTP存储器，一旦OTP存储器编程完成之后，其存储数据将无法修改。而Mask ROM存储器于出厂之后，所有的存储数据已经记录在其中，使用者仅能够读取Mask ROM存储器中的存储数据，而无法进行编程。
[0003]举例来说，反熔丝型(antifuse
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type)OTP存储器的存储单元在尚未进行编程动作(program action)前，其为高电阻值的存储状态。反熔丝型OTP存储器的存储单元进行编程动作之后，其为低电阻值的存储状态。一旦反熔丝型OTP存储单元进行编程动作后，其存储数据将无法被修改。
[0004]由于半导体制作工艺的持续演进，现在的晶体管已经由早期平面结构的晶体管转向鳍式场效晶体管(Fin<br/>‑
FET)。而在更先进的制作工艺中，已经可制作出环绕式栅极晶体管(Gate
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Around，简称GAA晶体管)。GAA晶体管尺寸小，且GAA晶体管的沟道区域(channel region)被栅极所环绕，所以GAA晶体管具备极佳的栅极控制能力以及低源/漏漏电流，并有逐渐取代传统晶体管的趋势。

技术实现思路

[0005]本专利技术有关于一种反熔丝型一次编程存储单元，包括：一半导体基板；一绝缘层，位于该半导体基板的表面上方；一第一纳米线；一第一栅极结构，包括一第一间隙壁、一第二间隙壁、一第一栅极介电层与一第一栅极层；其中，该第一栅极介电层环绕该第一纳米线的一中间区域，该第一栅极层环绕该第一栅极介电层，该第一栅极层位于该绝缘层上方，该第一纳米线的一第一侧区域被该第一间隙壁包围，该第一纳米线的一第二侧区域被该第二间隙壁包围，且该第一间隙壁与该第二间隙壁位于该半导体基板上方；一第一漏/源结构，形成于该绝缘层上方，并且电性接触于该第一纳米线的一第一端；一第二漏/源结构，形成于该绝缘层上方，并且电性接触于该第一纳米线的一第二端；其中，该第一纳米线、该第一栅极结构、该第一漏/源结构与该第二漏/源结构形成一第一选择晶体管；一第二纳米线；其中该第二漏/源结构电性接触于该第二纳米线的一第一端；一第二栅极结构，包括一第三间隙壁、一第四间隙壁、一第二栅极介电层与一第二栅极层；其中，该第二栅极介电层环绕该第二纳米线的一中间区域，该第二栅极层环绕该第二栅极介电层，该第二栅极层位于该绝缘层上方，该第二纳米线的一第一侧区域被该第三间隙壁包围，该第二纳米线的一第二侧
区域被该第四间隙壁包围，且该第三间隙壁与该第四间隙壁位于该半导体基板上方；一第三漏/源结构，形成于该绝缘层上方，并且电性接触于该第二纳米线的一第二端；其中，该第二纳米线、该第二栅极结构、该第二漏/源结构与该第三漏/源结构形成一反熔丝晶体管；其中，该第一选择晶体管与该反熔丝择晶体管为环绕式栅极晶体管，该第一漏/源结构连接至一位线，该第一栅极结构的该第一栅极层连接至一字线，且该第二栅极结构的该第二栅极层连接至一反熔丝控制线。
[0006]一种反熔丝型一次编程存储单元，包括：一半导体基板；一绝缘层，位于该半导体基板的表面上方；一第一纳米线；一第一栅极结构，包括一第一间隙壁、一第二间隙壁、一第一栅极介电层与一第一栅极层；其中，该第一栅极介电层环绕该第一纳米线的一中间区域，该第一栅极层环绕该第一栅极介电层，该第一栅极层位于该绝缘层上方，该第一纳米线的一第一侧区域被该第一间隙壁包围，该第一纳米线的一第二侧区域被该第二间隙壁包围，且该第一间隙壁与该第二间隙壁位于该半导体基板上方；一第一漏/源结构，形成于该绝缘层上方，并且电性接触于该第一纳米线的一第一端；一第二漏/源结构，形成于该绝缘层上方，并且电性接触于该第一纳米线的一第二端；其中，该第一纳米线、该第一栅极结构、该第一漏/源结构与该第二漏/源结构形成一第一选择晶体管；一第二纳米线；其中该第二漏/源结构电性接触于该第二纳米线的一第一端；一第二栅极结构，包括一第三间隙壁、一第四间隙壁、一第二栅极介电层与一第二栅极层；其中，该第二栅极介电层环绕该第二纳米线的一中间区域，该第二栅极层环绕该第二栅极介电层，该第二栅极层位于该绝缘层上方，该第二纳米线的一第一侧区域被该第三间隙壁包围，该第二纳米线的一第二侧区域被该第四间隙壁包围，且该第三间隙壁与该第四间隙壁位于该半导体基板上方；一第三漏/源结构，形成于该绝缘层上方，并且电性接触于该第二纳米线的一第二端；其中，该第二纳米线、该第二栅极结构、该第二漏/源结构与该第三漏/源结构形成一第一跟随晶体管；一第三纳米线；其中该第三漏/源结构电性接触于该第三纳米线的一第一端；一第三栅极结构，包括一第五间隙壁、一第六间隙壁、一第三栅极介电层与一第三栅极层；其中，该第三栅极介电层环绕该第三纳米线的一中间区域，该第三栅极层环绕该第三栅极介电层，该第三栅极层位于该绝缘层上方，该第三纳米线的一第一侧区域被该第五间隙壁包围，该第三纳米线的一第二侧区域被该第六间隙壁包围，且该第五间隙壁与该第六间隙壁位于该半导体基板上方；以及一第四漏/源结构，形成于该绝缘层上方，并且电性接触于该第三纳米线的一第二端；其中该第三纳米线、该第三栅极结构、该第三漏/源结构与该第四漏/源结构形成一反熔丝晶体管；其中，该第一选择晶体管、该第一跟随晶体管与该反熔丝择晶体管为环绕式栅极晶体管，该第一漏/源结构连接至一位线，该第一栅极结构的该第一栅极层连接至一字线，该第二栅极结构的该第二栅极层连接至一跟随线，且该第三栅极结构的该第三栅极层连接至一反熔丝控制线。
[0007]一种反熔丝型一次编程存储单元，包括：一半导体基板；一绝缘层，位于该半导体基板的表面上方；一第一纳米线；一第一栅极结构，包括一第一间隙壁、一第二间隙壁、一第一栅极介电层与一第一栅极层；其中，该第一栅极介电层环绕该第一纳米线的一中间区域，该第一栅极层环绕该第一栅极介电层，该第一栅极层位于该绝缘层上方，该第一纳米线的一第一侧区域被该第一间隙壁包围，该第一纳米线的一第二侧区域被该第二间隙壁包围，且该第一间隙壁与该第二间隙壁位于该半导体基板上方；一第一漏/源结构，形成于该绝缘
层上方，并且电性接触于该第一纳米线的一第一端；一第二漏/源结构，形成于该绝缘层上方，并且电性接触于该第一纳米线的一第二端；其中，该第一纳米线、该第一栅极结构、该第一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种反熔丝型一次编程存储单元，包括：半导体基板；绝缘层，位于该半导体基板的表面上方；第一纳米线；第一栅极结构，包括第一间隙壁、第二间隙壁、第一栅极介电层与第一栅极层；其中，该第一栅极介电层环绕该第一纳米线的中间区域，该第一栅极层环绕该第一栅极介电层，该第一栅极层位于该绝缘层上方，该第一纳米线的第一侧区域被该第一间隙壁包围，该第一纳米线的第二侧区域被该第二间隙壁包围，且该第一间隙壁与该第二间隙壁位于该半导体基板上方；第一漏/源结构，形成于该绝缘层上方，并且电性接触于该第一纳米线的第一端；第二漏/源结构，形成于该绝缘层上方，并且电性接触于该第一纳米线的第二端；其中，该第一纳米线、该第一栅极结构、该第一漏/源结构与该第二漏/源结构形成第一选择晶体管；第二纳米线；其中该第二漏/源结构电性接触于该第二纳米线的第一端；第二栅极结构，包括第三间隙壁、第四间隙壁、第二栅极介电层与第二栅极层；其中，该第二栅极介电层环绕该第二纳米线的中间区域，该第二栅极层环绕该第二栅极介电层，该第二栅极层位于该绝缘层上方，该第二纳米线的第一侧区域被该第三间隙壁包围，该第二纳米线的第二侧区域被该第四间隙壁包围，且该第三间隙壁与该第四间隙壁位于该半导体基板上方；以及第三漏/源结构，形成于该绝缘层上方，并且电性接触于该第二纳米线的第二端；其中，该第二纳米线、该第二栅极结构、该第二漏/源结构与该第三漏/源结构形成反熔丝晶体管；其中，该第一选择晶体管与该反熔丝择晶体管为环绕式栅极晶体管，该第一漏/源结构连接至位线，该第一栅极结构的该第一栅极层连接至字线，且该第二栅极结构的该第二栅极层连接至反熔丝控制线。2.如权利要求1所述的反熔丝型一次编程存储单元，其中该第一栅极介电层的厚度大于该第二栅极介电层的厚度。3.如权利要求1所述的反熔丝型一次编程存储单元，其中该第二纳米线的截面积小于该第一纳米线的截面积。4.如权利要求1所述的反熔丝型一次编程存储单元，还包括：第三纳米线；其中该第三漏/源结构电性接触于该第三纳米线的第一端；第三栅极结构，包括第五间隙壁、第六间隙壁、第三栅极介电层与第三栅极层；其中，该第三栅极介电层环绕该第三纳米线的中间区域，该第三栅极层环绕该第三栅极介电层，该第三栅极层位于该绝缘层上方，该第三纳米线的第一侧区域被该第五间隙壁包围，该第三纳米线的第二侧区域被该第六间隙壁包围，且该第五间隙壁与该第六间隙壁位于该半导体基板上方；以及第四漏/源结构，形成于该绝缘层上方，并且电性接触于该第三纳米线的第二端；其中，该第三纳米线、该第三栅极结构、该第三漏/源结构与该第四漏/源结构形成第二选择晶体管；其中，该第二选择晶体管为该环绕式栅极晶体管，该第四漏/源结构连接至该位线，且
该第三栅极结构的该第三栅极层连接至该字线。5.如权利要求1所述的反熔丝型一次编程存储单元，还包括：第三纳米线；其中该第三纳米线的第一端电性接触于该第一漏/源结构，且该第三纳米线的第二端电性接触于该第二漏/源结构；其中，该第一栅极结构还包括第三栅极介电层，该第三栅极介电层环绕该第三纳米线的中间区域，该第一栅极层环绕该第三栅极介电层，该第三纳米线的第一侧区域被该第一间隙壁包围，且该第三纳米线的第二侧区域被该第二间隙壁包围。6.如权利要求1所述的反熔丝型一次编程存储单元，还包括：第三纳米线；其中该第三纳米线的第一端电性接触于该第二漏/源结构，且该第三纳米线的第二端电性接触于该第三漏/源结构；其中，该第二栅极结构还包括第三栅极介电层，该第三栅极介电层环绕该第三纳米线的中间区域，该第二栅极层环绕该第三栅极介电层，该第三纳米线的第一侧区域被该第三间隙壁包围，且该第三纳米线的第二侧区域被该第四间隙壁包围。7.如权利要求1所述的反熔丝型一次编程存储单元，还包括：第三纳米线；其中该第三纳米线的第一端电性接触于该第一漏/源结构，且该第三纳米线的第二端电性接触于该第二漏/源结构；以及第四纳米线；其中该第四纳米线的第一端电性接触于该第二漏/源结构，且该第四纳米线的第二端电性接触于该第三漏/源结构；其中，该第一栅极结构还包括第三栅极介电层，该第三栅极介电层环绕该第三纳米线的中间区域，该第一栅极层环绕该第三栅极介电层，该第三纳米线的第一侧区域被该第一间隙壁包围，且该第三纳米线的第二侧区域被该第二间隙壁包围；其中，该第二栅极结构还包括第四栅极介电层，该第四栅极介电层环绕该第四纳米线的中间区域，该第二栅极层环绕该第四栅极介电层，该第四纳米线的第一侧区域被该第三间隙壁包围，且该第四纳米线的第二侧区域被该第四间隙壁包围。8.如权利要求7所述的反熔丝型一次编程存储单元，其中于编程动作时，该位线接收接地电压，该字线接收开启电压，该反熔丝控制线接收编程电压，造成该第二栅极介电层与该第四栅极介电层其中之一破裂，使得该反熔丝型一次编程存储单元被编程为低电阻值的存储状态。9.如权利要求7所述的反熔丝型一次编程存储单元，其中于读取动作时，该位线接收接地电压，该字线接收开启电压，该反熔丝控制线接收读取电压，该反熔丝型一次编程存储单元产生读取电流；以及，根据该读取电流决定该反熔丝型一次编程存储单元的存储状态。10.如权利要求7所述的反熔丝型一次编程存储单元，还包括：第五纳米线；其中该第三漏/源结构电性接触于该第五纳米线的第一端；第六纳米线；其中该第三漏/源结构电性接触于该第六纳米线的第一端；第三栅极结构，包括第五间隙壁、第六间隙壁、第五栅极介电层、第六栅极介电层与第三栅极层；其中，该第五栅极介电层环绕该第五纳米线的中间区域，该第三栅极层环绕该第五栅极介电层，该第六栅极介电层环绕该第六纳米线的中间区域，该第三栅极层环绕该第六栅极介电层，该第三栅极层位于该绝缘层上方，该第五纳米线的第一侧区域被该第五间隙壁包围，该第五纳米线的第二侧区域被该第六间隙壁包围，该第六纳米线的第一侧区域
被该第五间隙壁包围，该第六纳米线的第二侧区域被该第六间隙壁包围，且该第五间隙壁与该第六间隙壁位于该半导体基板上方；以及第四漏/源结构，形成于该绝缘层上方，电性接触于该第五纳米线的第二端，并且电性接触于该第六纳米线的第二端；其中，该第五纳米线、该第六纳米线、该第三栅极结构、该第三漏/源结构与该第四漏/源结构形成第二选择晶体管；其中，该第二选择晶体管为该环绕式栅极晶体管，该第四漏/源结构接至该位线，且该第三栅极结构的该第三栅极层连接至该字线。11.一种反熔丝型一次编程存储单元，包括：半导体基板；绝缘层，位于该半导体基板的表面上方；第一纳米线；第一栅极结构，包括第一间隙壁、第二间隙壁、第一栅极介电层与第一栅极层；其中，该第一栅极介电层环绕该第一纳米线的中间区域，该第一栅极层环绕该第一栅极介电层，该第一栅极层位于该绝缘层上方，该第一纳米线的第一侧区域被该第一间隙壁包围，该第一纳米线的第二侧区域被该第二间隙壁包围，且该第一间隙壁与该第二间隙壁位于该半导体基板上方；第一漏/源结构，形成于该绝缘层上方，并且电性接触于该第一纳米线的第一端；第二漏/源结构，形成于该绝缘层上方，并且电性接触于该第一纳米线的第二端；其中，该第一纳米线、该第一栅极结构、该第一漏/源结构与该第二漏/源结构形成第一选择晶体管；第二纳米线；其中该第二漏/源结构电性接触于该第二纳米线的第一端；第二栅极结构，包括第三间隙壁、第四间隙壁、第二栅极介电层与第二栅极层；其中，该第二栅极介电层环绕该第二纳米线的中间区域，该第二栅极层环绕该第二栅极介电层，该第二栅极层位于该绝缘层上方，该第二纳米线的第一侧区域被该第三间隙壁包围，该第二纳米线的第二侧区域被该第四间隙壁包围，且该第三间隙壁与该第四间隙壁位于该半导体基板上方；第三漏/源结构，形成于该绝缘层上方，并且电性接触于该第二纳米线的第二端；其中，该第二纳米线、该第二栅极结构、该第二漏/源结构与该第三漏/源结构形成第一跟随晶体管；第三纳米线；其中该第三漏/源结构电性接触于该第三纳米线的第一端；第三栅极结构，包括第五间隙壁、第六间隙壁、第三栅极介电层与第三栅极层；其中，该第三栅极介电层环绕该第三纳米线的中间区域，该第三栅极层环绕该第三栅极介电层，该第三栅极层位于该绝缘层上方，该第三纳米线的第一侧区域被该第五间隙壁包围，该第三纳米线的第二侧区域被该第六间隙壁包围，且该第五间隙壁与该第六间隙壁位于该半导体基板上方；以及第四漏/源结构，形成于该绝缘层上方，并且电性接触于该第三纳米线的第二端；其中该第三纳米线、该第三栅极结构、该第三漏/源结构与该第四漏/源结构形成反熔丝晶体管；其中，该第一选择晶体管、该第一跟随晶体管与该反熔丝择晶体管为环绕式栅极晶体
管，该第一漏/源结构连接至位线，该第一栅极结构的该第一栅极层连接至字线，该第二栅极结构的该第二栅极层连接至跟随线，且该第三栅极结构的该第三栅极层连接至反熔丝控制线。12.如权利要求11所述的反熔丝型一次编程存储单元，其中该第一栅极介电层的厚度大于该第三栅极介电层的厚度。13.如权利要求11所述的反熔丝型一次编程存储单元，其中该第三纳米线的截面积小于该第一纳米线的截面积。14.如权利要求11所述的反熔丝型一次编程存储单元，还包括：第四纳米线；其中该第四漏/源结构电性接触于该第四纳米线的第一端；第四栅极结构，包括第七间隙壁、第八间隙壁、第四栅极介电层与第四栅极层；其中，该第四栅极介电层环绕该第四纳米线的中间区域，该第四栅极层环绕该第四栅极介电层，该第四栅极层位于该绝缘层上方，该第四纳米线的第一侧区域被该第七间隙壁包围，该第四纳米线的第二侧区域被该第八间隙壁包围，且该第七间隙壁与该第八间隙壁位于该半导体基板上方；第五漏/源结构，形成于该绝缘层上方，并且电性接触于该第四纳米线的第二端；其中，该第四纳米线、该第四栅极结构、该第四漏/源结构与该第五漏/源结构形成第二跟随晶体管；第五纳米线；其中该第五漏/源结构电性接触于该第五纳米线的第一端；第五栅极结构，包括第九间隙壁、第十间隙壁、第五栅极介电层与第五栅极层；其中，该第五栅极介电层环绕该第五纳米线的中间区域，该第五栅极层环绕该第五栅极介电层，该第五栅极层位于该绝缘层上方，该第五纳米线的第一侧区域被该第九间隙壁包围，该第五纳米线的第二侧区域被该第十间隙壁包围，且该第九间隙壁与该第十间隙壁位于该半导体基板上方；以及第六漏/源结构，形成于该绝缘层上方，并且电性接触于该第五纳米线的第二端；其中，该第五纳米线、该第五栅极结构、该第五漏/源结构与该第六漏/源结构形成第二选择晶体管；其中，该第二跟随晶体管与该第二选择晶体管为该环绕式栅极晶体管，该第六漏/源结构连接至该位线，且该第五栅极结构的该第五栅极层连接至该字线，且该第四栅极结构的该第四栅极层连接至该跟随线。15.如权利要求11所述的反熔丝型一次编程存储单元，还包括：第四纳米线；其中该第一漏/源结构电性接触于该第四纳米线的第一端，且该第二漏/源结构电性接触于该第四纳米线的第二端；第五纳米线；其中该第二漏/源结构电性接触于该第五纳米线的第一端，且该第三漏/源结构电性接触于该第五纳米线的第二端；以及第六纳米线；其中该第三漏/源结构电性接触于该第六纳米线的...

【专利技术属性】
技术研发人员：陈稐寯，何秉隆，林俊宏，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：