一种闪存器件测试结构及其制造方法技术

本发明专利技术提供一种闪存器件的测试结构及其制造方法，在第一金属互连层制造完成后就可以直接进行字线和控制栅极、字线与位线、位线与位线之间的桥接漏电测试，节约了现有技术中等待第二金属互连层、第三金属互连层的制作时间，同时第一金属互连层与有源区线、字线、控制栅极线之间的连接方式简化了第二金属互连层、第三金属互连层的互连结构，因此能够简化制程，降低失效分析所花费的时间和工艺成本。

【技术实现步骤摘要】

本专利技术涉及半导体器件失效分析领域，尤其涉及。
技术介绍
存储器用于存储大量数字信息，据调查显示，世界范围内，存储器交易约占半导体交易的30%。多年来，工艺技术的进步和市场需求的增加催生越来越多高密度的各种类型存储器，如RAM(随机存储器)、DRAM(动态随机存储器)、R0M(只读存储器)、EPR0M(可擦除可编程只读存储器)、FLASH(闪存)和FRAM(铁电存储器)等。其中，闪存存储器即FLASH已经成为非易失性半导体存储技术的主流。FLASH不但可以用电气方法为数据编程、擦去和读取数据，而且可以在电源中断过程中保留数据，并兼具存取速度快，质轻容量大及存取装置体积小等优点，被广泛应用在各类诸如智能卡、S頂卡(用户身份识别卡)、微控制器和手机等电子广品中。FLASH器件基本分为两种类型:叠栅器件和分栅器件。图1是现有技术中一种分栅式FLASH器件的剖面结构示意图，该分栅式FLASH器件具体包括:导体衬底100，所述半导体衬底100中具有间隔设置的位线(BL)1l ;字线(WL) 104，设置于相邻两条位线101之间的半导体衬底10上，与半导体衬底100之间有栅氧层107 ;在字线101两侧的半导体衬底上分别设置两个存储单元，每个存储位单元包括位于所述半导体衬底100上的栅氧层107、位于所述栅氧层107上的浮栅(Floating Gate，FG) 102、位于所述浮栅102上的控制栅介质层108以及位于所述控制栅介质层108上的和控制栅(Control Gate，CG) 103，WL与CG之间有侧墙隔离结构105第二侧墙结构25，位于所述第二存储位单元远离所述字线32 —侧的半导体衬底10上；BL 101表面形成有第一金属硅化层，使得间隔的BLlOl能够通过导电插塞106互连。在分栅FLASH器件工作时，在WL 104、BL 101上施加相应的高低电压，WL104可以同时控制左右两侧的存储单元，实现数据的读写、擦除等操作。FLASH器件的漏电失效情况通常有三种:一是字线WL与控制栅CG之间的侧墙隔离结构105出现缺陷，产生桥连(Bridge)短路(记为WL TO CG)，字线WL与控制栅CG之间漏电失效；一是字线WL下方的栅氧层107出现缺陷，使得WL与下方的沟道区之间产生漏电，进而使得WL与漏区之间产生导电桥连短路(记为WL TO BL)，造成字线WL与位线BL之间漏电失效；一是任何两个相邻的存储单元的导电插塞106或者沟道区出现缺陷，造成相邻的位线之间产生桥连短路(记为BL TO BL)，相邻的位线BL与位线BL之间漏电失效。这些漏电失效情况会影响器件的性能和可靠性。请参考图2A至2C，现有技术中用于实现上述漏电失效情况的测试结构包括在存储单元阵列所在的核心区外围以及上方依次形成的三层互连金属层M1、M2、M3，且在存储单元阵列的左右两侧的测试区中的三层金属的布局结构关于存储单元阵列呈镜面对称，其中Ml (请参考图2A)为测试结构主体，包括三个结构:连接WL的测试结构201、连接BL的测试结构201以及连接CG的测试结构203，闪存各个存储单元的控制栅极一般是连接在一起的栅极线结构；M2(请参考图2B)和M3 (请参考图2C)主要是为了将Ml连接存储单元阵列区的控制栅CG以及位线BL的部分引出用于测试，M2与Ml通过导电通孔(Via)形成金属互连，M2的一个测试结构204用于电连接CG的底部，另一个测试结构205用于电连接BL ；M3与M2通过导电通孔(Via)形成金属互连，且M3电连接CG的顶部。在WL TO CG测试时，在Ml与M3上的测试焊盘上施加测试电压，测试每个存储位单元的CG与WL之间是否存在电流，当未检测到电流时，WL和CG之间无桥接；在WL TO BL测试和在BL TO BL测试时，需要在Ml和M2的测试焊盘之间施加测试电压，测试每个存储位单元处的BL与WL之间以及两个相邻的存储单元BL与BL之间是否存在电流，当未检测到电流时，WL和BL之间无桥接、BL和BL之间无桥接。由于现有技术的这种测试结构，是将核心区的各个存储位单元处的WL、BL以及CG依次通过M1、M2、M3由下往上引出，因此在完成WL TO CG, WL TO BL, BL TO BL的桥接漏电测试时，必须等待M2和M3的制程结束，然后才能开始。显然主要由Ml、M2、M3组成的测试结构，制程复杂，M2和M3的制程增加了失效分析所花费的时间和工艺成本，进而影响了闪存器件的出厂时间。
技术实现思路
本专利技术的一目的在于提供一种闪存器件测试结构的制造方法，能够简化制程，将闪存器件的字线与控制栅、字线与位线、位线与位线之间的桥接漏电测试提前，降低失效分析所花费的时间和工艺成本。本专利技术的另一目的在于提供一种闪存器件测试结构，结构简单，能够降低成本，提前字线与控制栅、字线与位线、位线与位线之间的桥接漏电测试，并降低失效分析所花费的时间和工艺成本。为解决上述问题，本专利技术提出一种闪存器件测试结构的制造方法，包括:提供一定义有核心存储区和外围测试区的半导体衬底，所述核心存储区包括多条纵向平行排列的有源区线以及形成在所述有源区线上的分栅式存储单元阵列，所述分栅式存储单元阵列包括多条横向平行排列并与有源区线垂直相交的字线、多对沿所述有源区线长度方向排列并分居每条字线两侧的第一存储位单元和第二存储位单元，第一存储位单元和第二存储位单元下方远离所述字线的有源区线中分别形成有漏区，外围测试区中保留有形成分居每条字线两侧的第一存储位单元和第二存储位单元的控制栅时的控制栅极层；在形成有分栅式存储单元阵列的整个器件表面沉积第一中间介质层，在所述第一中间介质层中分别形成接触所述漏区顶部的第一导电插塞、接触所述字线顶部的第二导电插塞以及接触所述控制栅极层的第三导电插塞，且第二导电插塞和第三导电插塞的位置分居核心存储区的两个相对侧；在所述第一中间介质层以及所有导电插塞上方沉积第二中间介质层，在所述第二中间介质层中形成与第一、二、三导电插塞顶部电接触的第一金属互连层，所述第一金属互连层的第一互连线分别将字线同侧的相邻有源区线的漏区两两一组连接，字线同侧的每条位线不重复分组，同一条位线在字线两侧的分组相错，所述第一金属互连层的第二互连线通过核心存储区一侧的第二导电插塞与字线连接，所述第一金属互连层的第三互连线通过核心存储区另一侧的第三导电插塞与所述控制栅极层连接。进一步的，多对分居每条字线两侧的第一存储位单元和第二存储位单元的控制栅是连续的，分别形成第一控制栅极线和第二控制栅极线。进一步的，在所述第二中间介质层以及第一金属互连层上方沉积第三中间介质层，在所述第三中间介质层中形成电接触所述第一互连线顶部的第四导电插塞；在所述第三中间介质层以及第四导电插塞上方沉积第四中间介质层，在所述第四中间介质层中形成与第四导电插塞顶部电接触的第二金属互连层。进一步的，在所述第一中间介质层中还形成分别与第一控制栅极线和第二控制栅极线在外围测试区中的延伸末端顶部电接触的第五导电插塞，所述第一金属互连层的第四互连线电接触第五导电插塞的顶部；在所述第三中间介质层中还形成有电接触第四互连线顶部的第六导电插塞，所述第二金属互连层的控制栅互连线电接触第六导电插塞的顶部。本文档来自技高网...

【技术保护点】
一种闪存器件测试结构的制造方法，其特征在于，包括：提供一定义有核心存储区和外围测试区的半导体衬底，所述核心存储区包括多条纵向平行排列的有源区线以及形成在所述有源区线上的分栅式存储单元阵列，所述分栅式存储单元阵列包括多条横向平行排列并与有源区线垂直相交的字线、多对沿所述有源区线长度方向排列并分居每条字线两侧的第一存储位单元和第二存储位单元，第一存储位单元和第二存储位单元下方远离所述字线的有源区线中分别形成有漏区，外围测试区中保留有形成分居每条字线两侧的第一存储位单元和第二存储位单元的控制栅时的控制栅极层；在形成有分栅式存储单元阵列的整个器件表面沉积第一中间介质层，在所述第一中间介质层中分别形成接触所述漏区顶部的第一导电插塞、接触所述字线顶部的第二导电插塞以及接触所述控制栅极层的第三导电插塞，且第二导电插塞和第三导电插塞的位置分居核心存储区的两个相对侧；在所述第一中间介质层以及所有导电插塞上方沉积第二中间介质层，在所述第二中间介质层中形成与第一、二、三导电插塞顶部电接触的第一金属互连层，所述第一金属互连层的第一互连线分别将字线同侧的相邻有源区线的漏区两两一组连接，每条字线同侧的各个漏区不重复分组，每字线两侧的同一条有源区线中的漏区分组相错，所述第一金属互连层的第二互连线通过核心存储区一侧的第二导电插塞与字线连接，所述第一金属互连层的第三互连线通过核心存储区另一侧的第三导电插塞与所述控制栅极层连接。...

【技术特征摘要】

【专利技术属性】
技术研发人员：刘宪周，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31