分离栅极闪存存储器及其制造方法技术

本发明专利技术公开一种分离栅极闪存存储器及其制造方法。该分离栅极闪存存储器，包括元件隔离结构、第一掺杂区与第二掺杂区、选择栅极、栅介电层、浮置栅极与栅间介电层。元件隔离结构设置于基底中，以定义出主动区。第一掺杂区与第二掺杂区分别设置于基底的主动区中。选择栅极设置于基底中的沟槽内，且选择栅极的一侧邻接第一掺杂区。栅介电层设置于选择栅极与基底之间。浮置栅极设置于基底上，浮置栅极的一侧与第二掺杂区部分重叠，且浮置栅极的一部分设置于选择栅极上。栅间介电层设置于浮置栅极与选择栅极之间以及于浮置栅极与基底之间。

【技术实现步骤摘要】

本专利技术涉及一种半导体元件，且特别是涉及一种。
技术介绍
闪存存储器元件由于具有可多次进行数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，所以已成为个人电脑和电子设备所广泛采用的一种非挥发性存储器元件。典型的闪存存储器元件是以掺杂的多晶硅制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。而且，浮置栅极与控制栅极之间以介电层相隔，而浮置栅极与基底间是以隧道氧化层(Tunnel Oxide)相隔。当对闪存存储器进行写入/抹除(Write/Erase)数据的操作时，通过在控制栅极与源极/漏极区施加偏压，以使电子注入浮置栅极或使电子从浮置栅极拉出。而在读取闪存存储器中的数据时，在控制栅极上施加一工作电压，此时浮置栅极的带电状态会影响其下通道(Channel)的开/关，而此通道的开/关即为判读数据值「O」或「I」的依据。当上述闪存存储器在进行数据的抹除时，由于从浮置栅极排出的电子数量不易控制，故易使浮置栅极排出过多电子而带有正电荷，谓之过度抹除(Over-erase)。当此过度抹除现象太过严重时，甚至会使浮置栅极下方的通道在控制栅极未加工作电压时，即持续呈导通状态，而导致数据的误判。为了解决元件过度抹除的问题，目前业界提出一种分离栅极(Split Gate)闪存存储器。分离栅极(Split Gate)闪存存储器由基底起，依序为隧道介电层、浮置栅极、栅间介电层(Inter-gate Dielectric)与选择栅极，其中选择栅极除位于浮置栅极上方之外，尚有一部分延伸至基底上方，且与基底间以选择栅极介电层相隔。源极区位于浮置栅极一侧的基底中，漏极区则位于延伸至基底的选择栅极一侧的基底中。如此则当过度抹除现象太过严重，而使浮置栅极下方通道在选择栅极未加工作电压状态下即持续打开时，选择栅极方的通道仍能保持关闭状态，使得漏极区与源极区无法导通，而能防止数据的误判。然而，由于分离栅极结构需要较大的分离栅极区域而具有较大的存储单元尺寸，因此其存储单元尺寸较堆叠式栅极结构的存储单元尺寸大，而产生所谓无法增加元件集成度的问题。而且，随着集成电路正以更高的集成度朝向小型化的元件发展，存储单元的尺寸可通过减小存储单元的栅极长度方式来达成。但是，栅极长度变小会缩短了隧道氧化层下方的通道长度(Channel Length)，于是在编程此存储单元时，漏极区与源极区之间就容易发生不正常的电性贯通(Punch Through)，如此将严重影响此存储单元的电性表现。
技术实现思路
本专利技术的目的在于提供一种分离栅极闪存存储器，可以提高存储器元件的集成度、减少编程干扰，并提高存储器元件的操作速度。为达上述目的，本专利技术提供一种分离栅极闪存存储器的制造方法，浮置栅极可以与周边电路区的晶体管的栅极在同一制作工艺步骤中制作，可以与现有制作工艺整合在一起。本专利技术的一种分离栅极闪存存储器，包括元件隔离结构、第一掺杂区与第二掺杂区、选择栅极、栅介电层、浮置栅极与栅间介电层。元件隔离结构设置于基底中，以定义出主动区。第一掺杂区与第二掺杂区分别设置于基底的主动区中。选择栅极设置于基底中的沟槽内，且选择栅极的一侧邻接第一掺杂区。栅介电层设置于选择栅极与基底之间。浮置栅极设置于基底上，浮置栅极的一侧与第二掺杂区部分重叠，且浮置栅极的一部分设置于选择栅极上。栅间介电层设置于浮置栅极与选择栅极之间以及于浮置栅极与基底之间。在本专利技术的一实施例中，上述沟槽内的元件隔离结构的表面低于基底的表面，且选择栅极的一部分呈鞍状而跨在主动区上。在本专利技术的一实施例中，上述沟槽内的元件隔离结构之间的主动区形成有凹口，且选择栅极的一部分呈鳍状而突出于主动区中。在本专利技术的一实施例中，上述浮置栅极的一部分突出选择栅极，且浮置栅极突出选择栅极的一转角具有尖锐的外型。在本专利技术的一实施例中，上述选择栅极的材质包括金属或掺杂多晶硅。在本专利技术的一实施例中，上述浮置栅极的材质包括掺杂多晶硅。本专利技术的一种分离栅极闪存存储器的制造方法，包括下列步骤:在基底中形成元件隔离结构，以定义出主动区。在基底上形成图案化掩模层。以图案化掩模层为掩模，移除部分元件隔离结构与基底，而于基底中形成沟槽。在沟槽中形成栅介电层。在沟槽中形成填满沟槽的选择栅极。移除图案化掩模层。在基底上形成栅间介电层。在基底上形成浮置栅极，浮置栅极的一部分设置于选择栅极上。在浮置栅极与选择栅极两侧的基底中形成第一掺杂区与第二掺杂区，第一掺杂区邻接选择栅极的一侧，第二掺杂区与浮置栅极的一侧部分重叠。在本专利技术的一实施例中，于以图案化掩模层为掩模，移除部分元件隔离结构与基底，而于基底中形成沟槽的步骤，包括:移除部分元件隔离结构，而在元件隔离结构中形成一凹口。在本专利技术的一实施例中，上述于以图案化掩模层为掩模，移除部分元件隔离结构与基底，而于基底中形成沟槽的步骤，包括:移除部分基底，而在元件隔离结构之间形成凹□。在本专利技术的一实施例中，在沟槽中形成填满沟槽的选择栅极的步骤，包括:在基底上形成导电材料层，导电材料层填满该沟槽；以及移除部分导电材料层，并使导电材料层具有一凹陷表面。在本专利技术的一实施例中，在沟槽中形成栅介电层方法包括热氧化法。在本专利技术的一实施例中，在基底上形成浮置栅极的步骤，包括:在基底上形成一导电材料层；以及图案化导电材料层。基于上述，本专利技术的中，由于选择栅极设置于基底中的沟槽内，因此可以缩小元件尺寸。而且，选择栅极的通道长度可以由沟槽的深度来控制。在本专利技术的中，由于浮置栅极突出选择栅极，而具有尖锐的转角，此转角能产生较高的电场，在对闪存存储器进行数据抹除时，可使抹除操作所需的时间缩短，且也可降低对选择栅极所施加的电压。在本专利技术的中，由于选择栅极设置在基底的沟槽中，因此可以缩小元件尺寸。而且，在本专利技术的中，由于选择栅极的一部分成鞍状而跨在主动区上或者选择栅极的一部分略呈鳍状(Fin)而突出于主动区中，于是存储单元具有三维(Three dimens1n)的通道路径,而使通道宽度变大。由于选择栅极下方的通道宽度变大。于是存储单元的尺寸可以缩小，而可以增加元件集成度。而且，选择栅极下方的通道宽度由可以移除元件隔离结构的深度或主动区的凹陷的的深度来决定。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。【附图说明】图1A为本专利技术的一实施例的分离栅极闪存存储器的上视图；图1B为本专利技术的一实施例的图1A中的分离栅极闪存存储器的沿A-A’线的剖视图；图1C为本专利技术的一实施例的图1A中的分离栅极闪存存储器的沿B-B’线的剖视图；图1D为本专利技术的另一实施例的图1A中的分离栅极闪存存储器的沿B-B’线的结构剖视图；图1E为本专利技术的另一实施例的图1A中的分离栅极闪存存储器的沿B-B’线的剖视图；图2A为本专利技术的一实施例的分离栅极闪存存储器的编程操作模式示意图；图2B为本专利技术的一实施例的分离栅极闪存存储器的抹除操作模式示意图；图3A至图3E为本专利技术的一实施例的分离栅极闪存存储器的制造流程剖视图。符号说明200、300:基底202:主动区(有源区)204:元件隔离结构206、310a、SG:选择栅极208、308:栅介电层210、3l6a:浮置栅极212、314:栅间介本文档来自技高网...

【技术保护点】
一种分离栅极闪存存储器，包括：元件隔离结构，设置于一基底中，以定义出一主动区；第一掺杂区与第二掺杂区，分别设置于该基底的该主动区中；选择栅极，设置于该基底中的一沟槽内，且该选择栅极的一侧邻接该第一掺杂区；栅介电层，设置于该选择栅极与该基底之间；浮置栅极，设置于该基底上，该浮置栅极的一侧与该第二掺杂区部分重叠，且该浮置栅极的一部分设置于该选择栅极上；以及栅间介电层，设置于该浮置栅极与该选择栅极之间以及在该浮置栅极与该基底之间。

【技术特征摘要】
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【专利技术属性】
技术研发人员：永井享浩，仓知郁生，
申请(专利权)人：力晶科技股份有限公司，
类型：发明
国别省市：中国台湾;71