一种储存装置的制造方法制造方法及图纸
【技术实现步骤摘要】
本专利技术是有关于三维(Three-Dimensional，3D)储存装置，且特别是有关于这些储存装置的制造方法。
技术介绍
高密度储存装置被设计成包括快闪存储单元或其他型式的存储单元的阵列。于某些例子中，存储单元包括薄膜晶体管，其可被配置成3D架构。在一个例子中，一种3D储存装置包括被绝缘材料隔开的多个叠层的多晶体有源条带。有源条带可作为位线或字线。3D储存装置可包括多个字线结构，正交地配置在作为位线的多个叠层的有源条带上。或者，3D储存装置可包括多个位线结构，正交地配置在作为字线的多个叠层的有源条带上面。包括电荷储存结构的存储单元，是形成于在多个叠层中的有源条带的侧表面与字线结构或位线结构之间的交点。存储单元的通道区是形成于有源材料条带中。当储存装置中的多个叠层包括更多层的存储单元时，使用小尺寸存储单元(包括垂直栅极(Vertical Gage，VG)3D NAND储存装置)的3D储存装置会在制造这些储存装置时出现挑战。理想上，欲改善制造这些储存装置的方法。
技术实现思路
本专利技术提供一种储存装置的制造方法。与绝缘层交错的第一导电材料的数层是形成于一集成电路基板上。第一导电材料的数层是被刻蚀以界定在第一组沟槽的左右的第一组叠层的导电条带，于此第一组叠层中的一叠层具有大于一目标宽度的两倍的宽度。如于本专利技术说明书所使用的一目标宽度，是表示可作为储存装置中的位线的多个叠层的...
【技术保护点】
一种储存装置的制造方法，包括：形成与多个绝缘层交错的一第一导电材料的数层在一集成电路基板上；刻蚀所述数层以界定在第一组沟槽之间的第一组叠层的导电条带，其中所述第一组叠层中的一叠层具有大于一目标宽度的两倍的宽度；及刻蚀所述第一组叠层以将所述第一组叠层中的每个叠层分为第二组叠层的导电条带中的两个叠层，其中所述第二组叠层中的每个叠层，是界定在所述第一组沟槽中的一第一沟槽以及第二组沟槽中的一第二沟槽之间，其中所述第二组叠层中的一叠层具有等于所述目标宽度的宽度。
【技术特征摘要】
2014.02.24 US 61/944,021;2014.06.24 US 62/016,412;1.一种储存装置的制造方法，包括：
形成与多个绝缘层交错的一第一导电材料的数层在一集成电路基板
上；
刻蚀所述数层以界定在第一组沟槽之间的第一组叠层的导电条带，其
中所述第一组叠层中的一叠层具有大于一目标宽度的两倍的宽度；及
刻蚀所述第一组叠层以将所述第一组叠层中的每个叠层分为第二组
叠层的导电条带中的两个叠层，其中所述第二组叠层中的每个叠层，是界
定在所述第一组沟槽中的一第一沟槽以及第二组沟槽中的一第二沟槽之
间，其中所述第二组叠层中的一叠层具有等于所述目标宽度的宽度。
2.根据权利要求1所述的储存装置的制造方法，更包括：
在界定所述第一组叠层之后并在界定所述第二组叠层之前，
形成一第一储存层在所述第一组沟槽的所述第一组叠层中的导电条
带的侧表面上；以及
使第二导电材料的第一层形成在所述第一储存层上面，并具有一与所
述第一储存层共形的表面。
3.根据权利要求1所述的储存装置的制造方法，更包括：
形成第二储存层在所述第二组沟槽的所述第二组叠层中的导电条带
的侧表面上；以及
使第二导电材料的第二层形成在所述第二储存层上面，并具有一与所
述第二储存层共形的表面。
4.根据权利要求2所述的储存装置的制造方法，更包括：
在使一第二储存层形成于所述第二组沟槽的所述第二组叠层中的导
电条带的侧表面上，且使所述第二导电材料的第二层形成在所述第二储存
层上面，并具有一与所述第二储存层共形的表面之后，
刻蚀所述第二导电材料的所述第一层，以界定所述第一组沟槽中的第
一组传导线，所述第一组传导线是正交地配置在所述第一组叠层中的所述
导电条带上面，并具有与所述第一储存层共形的表面，以界定在位于在所
述第一组叠层中的所述导电条带的侧表面与所述第一组沟槽中的所述第
\t一组传导线之间的交点的接口区域中的存储单元；
刻蚀所述第一储存层以界定所述第一组沟槽中的第一储存组成物，所
述第一储存组成物正交地配置在所述第一组叠层中的所述导电条带上面，
并具有与所述第一组传导线中的传导线共形的表面；
移除所述第二导电材料的所述第一层中不必要的导电材料，与所述接
口区域外部以及在所述第一组沟槽中的所述第一储存层中的不必要的储
存材料。
5.根据权利要求3所述的储存装置的制造方法，更包括：
在多条传导线被界定在所述第一组沟槽中之后，刻蚀所述第二导电材
料的所述第...
【专利技术属性】
技术研发人员：施彦豪，陈治平，赖昇志，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。