三维集成电路中缺陷硅通孔的容错电路制造技术

本发明专利技术提供了一种三维集成电路中缺陷硅通孔的容错电路，所述三维集成电路包括m个信号线、n个硅通孔以及表示所述n个硅通孔的缺陷情况的n个测试线，其中n＞m，且n和m为正整数，其中所述容错电路包括m个行容错控制器，第x个行容错控制器将第x个信号线与至少n-m+1个所述硅通孔连接，第x个行容错控制器用于将第x个信号线与所述至少n-m+1个所述硅通孔中未与其他信号线导通、且沿行信号传输方向上的第一个非缺陷硅通孔导通，其中x为1～m的正整数，行信号传输方向为行容错控制器中的信号传输方向。本发明专利技术的容错电路能够自动容忍三维集成电路在出厂测试和使用过程中产生的缺陷硅通孔。

【技术实现步骤摘要】

本专利技术设及集成电路设计领域，具体设及用于容错缺陷娃通孔的电路。
技术介绍
基于娃通孔（T虹OU曲SiliconVia,TSV)的S维集成电路（W下简称S维集成电 路）通过娃通孔将多层巧片垂直堆叠集成，由于采用了非常短的娃通孔代替了平面集成电 路中的长互连线，使其具有诸多优点，例如低延迟、低功耗和高性能等，从而非常具有应用 前景。 然而，在=维集成电路的娃通孔的制造过程W及娃通孔的键合过程中，易于造成 娃通孔的缺陷或失效，由于即使单个娃通孔的失效都将导致整个=维集成电路巧片失效， 从而将降低=维集成电路产品的成品率。因此。为了提高=维集成电路的可靠性，现有技 术提供了一些缺陷娃通孔容忍（或修复）方法，其通常采用缺陷娃通孔附近的娃通孔修复 发生缺陷的娃通孔。然而，实际上，在娃通孔制造和键合过程中，娃通孔易于形成簇形缺陷， 即缺陷娃通孔易于发生在一个小的区域内。如果某一个娃通孔发生了缺陷，其邻近的娃通 孔也将有较高的概率发生缺陷。此外，娃通孔中产生的很多类型的缺陷是潜在的，在=维集 成电路的出厂测试中通常难W被检测，例如娃通孔的界面裂纹缺陷，其在巧片的出厂测试 中很难被检测到。然而在巧片的使用过程中，娃通孔的界面裂纹缺陷会形成一个完全的开 路缺陷，从而使得=维集成电路的性能失效。 因此，为了提高整个S维集成电路的成品率和可靠性，需要一种能容忍S维集成 电路中的缺陷娃通孔的容错电路，其不仅能自动容忍S维集成电路在出厂测试中检测到的 缺陷娃通孔（包括簇形缺陷），还能自动容忍=维集成电路在使用过程中发生失效的缺陷 娃通孔。
技术实现思路
因此，针对上述技术问题，本专利技术的一个实施例提供了一种=维集成电路中缺陷 娃通孔的容错电路，所述=维集成电路包括m个信号线、n个娃通孔W及表示所述n个娃通 孔的缺陷情况的n个测试线，其中n>m，且n和m为正整数，其中所述容错电路包括m个 行容错控制器，第X个行容错控制器将第X个信号线与至少n-m+1个所述娃通孔连接，第X 个行容错控制器用于将第X个信号线与所述至少n-m+1个所述娃通孔中未与其他信号线导 通、且沿行信号传输方向上的第一个非缺陷娃通孔导通，其中X为1~m的正整数，行信号 传输方向为行容错控制器中的信号传输方向。 优选的，每个所述行容错控制器包括沿所述行信号传输方向依次连接的n-m+1个 容错单元，所述第X个信号线通过所述第X个行容错控制器中的每个容错单元与一个娃通 孔连接，任意相邻的两个行容错控制器连接n-m个相同的娃通孔。 优选的，每个所述行容错控制器中的第i个容错单元的列输出端连接至沿列信号 传输方向上的下一个行容错控制器中的第i-1个容错单元的列输入端，其中iG巧，n-m+1] 的正整数，每个所述行容错控制器中的第j个容错单元的行输出端连接至第j+1个容错单 元的行输入端，其中jG的正整数，第1个行容错控制器中的n-m+1个容错单元的 列输入端分别连接至n-m+1个测试线，其余m-1个行容错控制器中的最后一个容错单元的 列输入端分别连接至其余的m-1个测试线。[000引优选的，所述容错单元用于当其行输入端接收行导通信号、且列输入端接收对应 的测试线的导通信号时，使得沿所述行信号传输方向和列信号传输方向上的其他容错单元 都截止；W及所述容错单元用于当其行输入端接收行断开信号和/或列输入端接收对应的 测试线的断开信号时，使得其行输入端接收的信号传输至沿所述行信号传输方向的下一个 容错单元的行输入端，且将其列输入端接收的信号传输至沿所述列信号传输方向的下一个 容错单元的列输入端。 优选的，所述测试线的断开信号和行断开信号为逻辑低电平，且所述测试线的导 通信号和行导通信号为逻辑高电平。 优选的，当所述容错单元的行输入端和列输入端接收逻辑高电平时，所述容错单 元导通且其行输出端和列输出端输出逻辑低电平；W及当所述容错单元的行输入端和/或 列输入端接收逻辑低电平时，所述容错单元截止且其行输出端和列输出端分别与其行输入 端和列输入端的信号相同。 优选的，所述容错单元包括： 与非口，其两个输入端分别作为所述容错单元的所述行输入端和列输入端； 第一与n，其两个输入端分别连接至所述与非口的输出端和所述行输入端，且其 输出端作为所述容错单元的所述行输出端； 第二与n，其两个输入端分别连接至所述与非口的输出端和所述列输入端，且其 输出端作为所述容错单元的所述列输出端；W及 可控开关器件，其用于当所述与非口输出逻辑低电平时导通，且当所述与非口输 出逻辑高电平时截止； 其中每个所述行容错控制器中的第1个容错单元的行输入端被设置为逻辑高电 平。 优选的，所述可控开关器件为PMOS晶体管，所述PMOS晶体管的栅极连接至所述与 非口的输出端。[001引优选的， 每个所述行容错控制器中的第1个容错单元包括： 反相器，其输入端作为所述第1个容错单元的列输入端，其输出端作为所述第1个 容错单元的行输出端；W及 第一可控开关器件，其用于当所述反相器输出逻辑低电平时导通，且当所述反相 器输出逻辑高电平时截止； 每个所述行容错控制器中的第2~n-m+1个容错单元都包括： 与非口，其两个输入端分别作为所述行输入端和列输入端； 第一与n，其两个输入端分别连接至所述与非口的输出端和所述行输入端，且其 输出端作为所述行输出端； 第二与n，其两个输入端分别连接至所述与非口的输出端和所述列输入端，且其 输出端作为所述列输出端；w及 第二可控开关器件，其用于当所述与非口输出逻辑低电平时导通，且当在所述与 非口输出逻辑高电平时截止。 优选的，所述第一可控开关器件为第一PMOS晶体管，所述第一PMOS晶体管的栅极 连接至所述反相器的输出端；所述第二可控开关器件为第二PMOS晶体管，所述第二PMOS晶 体管的栅极连接至所述与非口的输出端。[002引本专利技术的容错电路能够自动容忍=维集成电路在出厂测试和使用过程中产生的 缺陷娃通孔，使得信号能够自动选择无故障的娃通孔进行信号传输，且不会发生信号冲突， 提高了=维集成电路的成品率和可靠性。【附图说明】 W下参照附图对本专利技术实施例作进一步说明，其中： 图1是根据本专利技术第一个实施例的容错电路的电路图。 图2是图1所述的容错电路中的一个容错单元的电路图。 图3是根据本专利技术第二个实施例的容错电路的电路图。【具体实施方式】 为了使本专利技术的目的、技术方案及优点更加清楚明白，W下结合附图通过具体实 施例对本专利技术进一步详细说明。 为了清楚解释本专利技术的容错电路的功能和原理，W下将W=维集成电路中包括3 个（功能）信号线和5个娃通孔为例进行说明。 图1是根据本专利技术第一个实施例的容错电路的电路图。图1中的Signal1、Signal2 和Signals为S个信号线，15￥1、15￥2、15￥3、15￥4和15￥5为5个娃通孔（在图1中^导电 线示出）。测试线T1~T5分别反应娃通孔TSV1~TSV5的缺陷情况，其中测试线上的信号 为逻辑高电平表示对应的娃通孔无缺陷，为逻辑低电平表示对应的娃通孔有缺陷。娃通孔 的缺陷测试结果可W通过现有的测试方法得到。 如图1所示，容错电路100包括3个相同的行容错控制器10、20和30。行容错控 制器10包括沿着其行信号传输方向上依次连本文档来自技高网...

【技术保护点】
一种三维集成电路中缺陷硅通孔的容错电路，所述三维集成电路包括m个信号线、n个硅通孔以及表示所述n个硅通孔的缺陷情况的n个测试线，其中n＞m，且n和m为正整数，其中所述容错电路包括m个行容错控制器，第x个行容错控制器将第x个信号线与至少n‑m+1个所述硅通孔连接，第x个行容错控制器用于将第x个信号线与所述至少n‑m+1个所述硅通孔中未与其他信号线导通、且沿行信号传输方向上的第一个非缺陷硅通孔导通，其中x为1～m的正整数，行信号传输方向为行容错控制器中的信号传输方向。

【技术特征摘要】

【专利技术属性】
技术研发人员：裴颂伟，张静东，金予，
申请(专利权)人：北京化工大学，
类型：发明
国别省市：北京;11