相位插值器制造技术

本实用新型专利技术提供一种相位插值器，其包括：时钟选择译码器，用于对插值控制码进行译码得到原始组和预先组时钟选择码，其中预先组时钟选择码中的时钟选择码分别较原始组时钟选择码中的时钟选择码提前半个采样时钟周期变化；时钟选择判断电路，其在预先组时钟选择码中的时钟选择码变化时，选择输出预先组时钟选择码，否则，选择输出原始组时钟选择码；第一时钟选择电路根据时钟选择判断电路输出的一组时钟选择码输出第一或第三时钟信号；第二时钟选择电路根据时钟选择判断电路输出的一组时钟选择码输出第二或第四时钟信号；相位插值电路，对第一和第二时钟选择电路输出的时钟信号进行插值并输出插值后的时钟信号。这样能够避免时钟切换过程中产生的毛刺。

【技术实现步骤摘要】
【专利说明】相位插值器
本技术涉及相位插值器
，特别涉及一种新型的相位插值器，其能够 避免了时钟切换过程中产生的毛刺对相位插值器输出信号的影响，它能极大地提高系统的 性能与稳定性。 【
技术介绍
】 相位插值器（phaseinterpolator)可以将周期相同而相位不同的两个周期性的 输入信号Sl和S2按比例混合产生一个相位介于两者之间的相同周期的输出号。如图1所 示的，所述相位插值器100其包括第一时钟选择电路110、第二时钟选择电路120和相位插 值电路130。 第一时钟选择电路110的第一输入端输入相位为0的第一时钟信号CLK0,第二 输入端输入相位为180的第三时钟信号CLK180,其根据控制信号Sell选择第一时钟信 号CLKO和第三时钟信号CLK180输出作为时钟信号S1。第二时钟选择电路120的第一输 入端输入相位为90的第二时钟信号CLK90,第二输入端输入相位为270的第三时钟信号 CLK270,其根据控制信号Sel2选择第二时钟信号CLK90和第四时钟信号CLK180输出作为 时钟信号S2。第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的周期相同，相 位不同。 所述相位插值电路130的第一输入端接收所述时钟信号S1，第二输入端接收所述 时钟信号S2,其根据权重控制信号w将时钟信号Sl和S2混合成一个相位介于Sl和S2之 间的时钟信号Sout。 插值输出的时钟信号Sout的相位的计算公式如下：【主权项】1. 一种相位插值器，其特征在于，其包括： 时钟选择译码器，用于利用采样时钟对输入的插值控制码进行译码得到原始组时钟选 择码和预先组时钟选择码，每组时钟选择码中均包括多个时钟选择码，其中预先组时钟选 择码中的时钟选择码分别较原始组时钟选择码中的时钟选择码提前半个采样时钟周期变 化； 时钟选择判断电路，其在预先组时钟选择码中的时钟选择码变化时，选择输出预先组 时钟选择码，否则，选择输出原始组时钟选择码； 相位选择译码器，用于利用采样时钟对输入的插值控制码进行译码得到相位选择码； 第一时钟选择电路，其具有第一输入端、第二输入端和输出端，第一输入端接收第一时 钟信号，第二输入端接收第三时钟信号，第一时钟选择电路根据时钟选择判断电路输出的 一组时钟选择码有选择的输出第一时钟信号或第三时钟信号； 第二时钟选择电路，其具有第三输入端、第四输入端和输出端，第三输入端接收第二时 钟信号，第四输入端接收第四时钟信号，第二时钟选择电路根据时钟选择判断电路输出的 一组时钟选择码有选择的输出第二时钟信号或第四时钟信号； 相位插值电路，其第一输入端与第一时钟选择电路的输出端相连，其第二输入端与第 二时钟选择电路的输出端相连，其控制端与相位选择译码器的输出端相连，其根据相位选 择码对两个输入端输入的时钟信号进行插值，并输出插值后的时钟信号。2. 根据权利要求1所述的相位插值器，其特征在于，每组时钟选择码中均包括有第一 时钟选择码、第二时钟选择码、第三时钟选择码和第四时钟选择码，其中预先组时钟选择码 中的第一时钟选择码、第二时钟选择码、第三时钟选择码和第四时钟选择码分别较原始组 时钟选择码中的第一时钟选择码、第二时钟选择码、第三时钟选择码和第四时钟选择码提 前半个采样时钟周期变化， 第一时钟选择电路具有第一控制端和第二控制端，其第一控制端接收时钟选择判断电 路输出的一组时钟选择码中的第一时钟选择码，其第二控制端接收时钟选择判断电路输出 的一组时钟选择码中的第三时钟选择码，其在第一时钟选择码有效，且在第三时钟选择码 无效时，输出第一时钟信号，其在第一时钟选择码无效，且在第三时钟选择码有效时，输出 第三时钟信号； 第二时钟选择电路具有第三控制端和第四控制端，其第三控制端接收时钟选择判断电 路输出的一组时钟选择码中的第二时钟选择码，其第四控制端接收时钟选择判断电路输出 的一组时钟选择码中的第四时钟选择码，其在第二时钟选择码有效，且在第四时钟选择码 无效时，输出第二时钟信号，其在第二时钟选择码无效，且在第四时钟选择码有效时，输出 第四时钟信号。3. 根据权利要求2所述的相位插值器，其特征在于， 所述时钟选择判断电路，在预先组时钟选择码中的第一时钟选择码由无效变为有效且 第三时钟选择码由有效变为无效，或者第二时钟选择码由无效变为有效且第四时钟选择码 由有效变为无效时，选择输出预先组时钟选择码，否则，选择输出原始组时钟选择码；或者 所述时钟选择判断电路，在预先组时钟选择码中的第一时钟选择码由有效变为无效且 第三时钟选择码由无效变为有效，或者第二时钟选择码由有效变为无效且第四时钟选择码 由无效变为有效时，选择输出预先组时钟选择码，否则，选择输出原始组时钟选择码。4. 根据权利要求1所述的相位插值器，其特征在于，第一时钟信号和第三时钟信号的 相位相差180度，第二时钟信号和第四时钟信号的相位相差180度，第一时钟信号和第二时 钟信号的相位相差90度，第三时钟信号与第四时钟信号的相位相差90度。5. 根据权利要求1所述的相位插值器，其特征在于，所述相位选择码包括第一权重码 和第二权重码， 第一权重码为第一时钟选择电路输出的时钟信号的插值权重， 第二权重码为第二时钟选择电路输出的时钟信号的插值权重， 相位插值电路根据第一权重码和第二权重码对两个输入端输入的时钟信号进行插值， 并输出插值后的时钟信号， 第二权重码为第一权重码的和为恒定值。6. 根据权利要求5所述的相位插值器，其特征在于，相位选择译码器包括相位选择译 码电路和相位选择采样电路， 所述相位选择译码电路对输入的插值控制码进行译码得到串行初始相位选择码，相位 选择采样电路利用采样时钟对串行初始相位选择码进行采样得到并行的第一权重码和第 二权重码。7. 根据权利要求6所述的相位插值器，其特征在于，所述相位选择采样电路为多个并 行的D触发器。8. 根据权利要求1所述的相位插值器，其特征在于，所述时钟选择译码器包括时钟选 择译码电路、第一时钟选择采样电路和第二时钟选择采样电路， 所述相位选择译码电路对输入的插值控制码进行译码得到串行初始时钟选择码，第一 时钟选择采样电路利用采样时钟对串行初始时钟选择码进行采样得到并行的原始组时钟 选择码，第二时钟选择采样电路利用采样时钟的反相信号对串行初始时钟选择码进行采样 得到并行的预先组时钟选择码。9. 根据权利要求8所述的相位插值器，其特征在于，第一时钟选择采样电路为四个并 行的D触发器，第二时钟选择采样电路为四个并行的D触发器。10. 根据权利要求1-9任一所述的相位插值器，其特征在于，在原始组时钟选择码中的 时钟选择码的变化时，相位选择码同步变化。【专利摘要】本技术提供一种相位插值器，其包括：时钟选择译码器，用于对插值控制码进行译码得到原始组和预先组时钟选择码，其中预先组时钟选择码中的时钟选择码分别较原始组时钟选择码中的时钟选择码提前半个采样时钟周期变化；时钟选择判断电路，其在预先组时钟选择码中的时钟选择码变化时，选择输出预先组时钟选择码，否则，选择输出原始组时钟选择码；第一时钟选择电路根据时钟选择判断电路输出的一组时钟选择码输出第一或第三时钟信号；第二时钟选择电本文档来自技高网...

【技术保护点】
一种相位插值器，其特征在于，其包括：时钟选择译码器，用于利用采样时钟对输入的插值控制码进行译码得到原始组时钟选择码和预先组时钟选择码，每组时钟选择码中均包括多个时钟选择码，其中预先组时钟选择码中的时钟选择码分别较原始组时钟选择码中的时钟选择码提前半个采样时钟周期变化；时钟选择判断电路，其在预先组时钟选择码中的时钟选择码变化时，选择输出预先组时钟选择码，否则，选择输出原始组时钟选择码；相位选择译码器，用于利用采样时钟对输入的插值控制码进行译码得到相位选择码；第一时钟选择电路，其具有第一输入端、第二输入端和输出端，第一输入端接收第一时钟信号，第二输入端接收第三时钟信号，第一时钟选择电路根据时钟选择判断电路输出的一组时钟选择码有选择的输出第一时钟信号或第三时钟信号；第二时钟选择电路，其具有第三输入端、第四输入端和输出端，第三输入端接收第二时钟信号，第四输入端接收第四时钟信号，第二时钟选择电路根据时钟选择判断电路输出的一组时钟选择码有选择的输出第二时钟信号或第四时钟信号；相位插值电路，其第一输入端与第一时钟选择电路的输出端相连，其第二输入端与第二时钟选择电路的输出端相连，其控制端与相位选择译码器的输出端相连，其根据相位选择码对两个输入端输入的时钟信号进行插值，并输出插值后的时钟信号。...

【技术特征摘要】

【专利技术属性】
技术研发人员：周玉镇，戴颉，李耿民，庄志青，职春星，
申请(专利权)人：灿芯半导体上海有限公司，
类型：新型
国别省市：上海;31