本申请公开了一种相位检测器、一种相位比较器、以及一种时钟同步设备。一种触发器电路包括：第一锁存器电路，其接收数据信号和上升延迟时钟信号的输入，根据上升延迟时钟信号的下降而升高第一节点的信号，并且根据上升延迟时钟信号的上升而降低第一节点的信号；第二锁存器电路，其接收第一节点的信号和时钟信号的输入，并且在时钟信号下降的定时降低第二节点的信号；第三锁存器电路，其接收第二节点的信号和时钟信号的输入，并且生成用于维持数据信号的输出信号；以及下拉电路，其利用上升延迟时钟信号下拉第一节点的信号。
【技术实现步骤摘要】
本专利技术涉及一种用于检测比较时钟的相位相对于参考时钟的相位的偏移 (shift)的相位检测器、 一种用于检测相位延迟和相位超前的相位比较器、 以及一种用于将比较时钟的相位和参考时钟的相位同步的时钟同步设备。
技术介绍
由时钟同步系统中的锁相环(下文中称为"PLL")和延迟锁定环(下 文中称为"DLL")代表的时钟生成器是保持外部数据(外部时钟)和内部 时钟之间的同步必不可少的元件电路。该时钟生成器在构造稳定的时钟同步 系统以便利用该时钟生成器精确地调整外部时钟和内部时钟之间的相位关系 方面一及为重要。图8是被示出为时钟生成器的示例的数字系统中的DLL的结构的框图。 该DLL包括相位比较器1,其比较外部时钟CLKEXT和内部时钟CLKINT 之间的相位差；力口/减(up/down)计数器(下文中称为"计数器")2,其根 据来自相位比较器1的输出信号UP和DN来控制延迟时间；以及延迟线3 和时钟驱动器4，它们执行延迟时间的调整。图9是配置延迟线的延迟单元的示例的电路图。延迟单元包括反相器 INV1、 INV2和INV3、开关SW1和SW2、以及电容器Cl和C2。在该延迟 线中，根据来自图8中所示的计数器2的输出信号n比特的电平，切换电容 器Cl和C2到延迟线的连接以及电容器Cl和C2从延迟线的断开，由此实现 延迟量的调整。图IO是数字DLL的时序图。参照此时序图说明相位调整的操作原理。1),信号DN处于"H"电平，图8中所示的计数器2减计数，用于延迟调 整的电容器(图9中所示的电容器Cl和C2) —个接一个地从延迟线断开， 并且外部时钟CLKEXT和内部时钟CLKINT之间的相位差缩小。反之，当内部时钟CLKINT超前(overtake )外部时钟CLKEXT时(图 10中所示的时段2),信号UP处于"H"电平，图8中所示的计数器2增计 数，用于延迟调整的电容器(图9中所示的电容器C1和C2) —个接一个地 连接到延迟线，并且外部时钟CLKEXT和内部时钟CLKINT之间的相位差缩利用上面说明的配置和操作，明显地使得外部时钟CLKEXT和内部时钟 CLKINT之间的相位差接近于零。使得该相位差接近于零的精度实质上取决 于相位比较器1的精度。换言之，为了设计高度精确的时钟生成器，需要设 计能够高度精确地检测外部时钟CLKEXT和内部时钟CLKINT之间的相位差 的相位比较器1。图11是用于说明以往的相位比较器的图示。图12是用于说明该以往的 相位比较器的输入和输出波形的图示。如图11中所示，在该以往的相位比较 器中，使用D型触发器(下文中称为"DFF")。将内部时钟CLKINT连接 作为数据信号D,将外部时钟CLKEXT连接作为时钟信号CK。将信号UP 连接到正相输出Q，将信号DN连接到反相输出Qb。信号DN处于"H"电平。当内部时钟CLKINT相对于外部时钟CLKEXT超 前时，信号UP处于"H，，电平。因此，看到实现了相位比较器的功能。在此 结构中，缩小DFF的死区(dead zone)直接导致相位差检测精度的增加。因 此，可以通过使用以高速度响应并且具有窄死区的动态DFF来提高相位检测 的精度。图13是动态DFF的示例的电路图。该电路是真实信号(true signal)相 位时钟(下文中称为"TSPC，， ) DFF。仅利用正相时钟来激励动态DFF,以 便实现高速度和窄死区。DFF包括第一锁存器电路L1，其包括第一 p沟道晶体管Pl、第二p 沟道晶体管P2、和第一n沟道晶体管Nl;第二锁存器电路L2，其包括第三 p沟道晶体管P3、第二n沟道晶体管N2、和第三n沟道晶体管N3;第三锁存器电路L3，其包括第四p沟道晶体管P4、第四n沟道晶体管N4、和第五 n沟道晶体管N5;以及反相器INV 4。将数据信号D连接到第一 p沟道晶体管Pl和第一 n沟道晶体管Nl的栅 极。将时钟信号CK连接到第二p沟道晶体管P2、第三p沟道晶体管P3、第 三n沟道晶体管N3、以及第四n沟道晶体管N4的栅极。将第一锁存器电路L1的输出信号NC连接到第二 n沟道晶体管N2的栅 极。将第二锁存器电路L2的输出信号X连接到第四p沟道晶体管P4和第五 n沟道晶体管N5的栅极。图14是捕获DFF的数据信号D的"L"电平的时序图。当数据信号D 和时钟信号CK改变为"L"电平时，内部节点NC改变为"H"电平。响应 于此，第二n沟道晶体管N2导通，并且内部节点A也改变为"H"电平。当时钟信号CK改变为"H"电平时，内部节点NC改变为浮置状态。由 于在此定时第三n沟道晶体管N3导通，因此内部节点A改变为"L"电平。 受由第二 n沟道晶体管N2的栅极电容引起的耦合的影响，浮置状态下的内 部节点NC的电平下降。因此，第二n沟道晶体管N2的跨导gm下降，内部 节点X中的信号改变变慢，并且在时钟信号CK的上升定时和"L"输出之 间发生延迟。将直至内部节点NC响应于数据信号D的上升而改变为"L"电平并且 第二 n沟道晶体管N2截止的时间、以及从时钟信号CK的上升直至内部节点 X改变为"L"电平的时间之间的差视为数据保持时间的极限(margin)。因 此，数据保持时间的极限被内部节点NC响应于时钟信号CK的上升而下降 到中间电平所降低(spoil)。换言之，高速度和窄死区的性能被内部的浮置 节点的存在而降低。在以往，作为TSPC-DFF的改进的示例，公开了一种技术，其将用于下 拉(pull-down)的n沟道晶体管连接到内部节点NC，并且利用通过将时钟 信号CK延迟所获得的信号来控制该n沟道晶体管的栅极电平(参见 JP-A-2005陽318479)。如图11所示，当简单地通过一个DFF来实现相位比较器时，如果DFF 的死区宽度减少到比可由图9中所示的延迟单元控制的延迟时间短，则DFF 重复增计数和减计数，并且未锁定相位。因此，难以过多地(more than necessary)缩小DFF自身的死区宽度。从这样的角度看，也使用图15中所9示的相位比较器。在该相位比较器中，UP(或者DOWN)为"H"的时段对应于相位差。当UP和DOWN两者上升时，触发器复位，并且UP和DOWN两者下降(参见图16)。
技术实现思路
然而，即使使用JP-A-2005-318479中公开的技术，在时钟信号CK被延迟的时间期间，内部节点NC终究也处于浮置状态。因此，高速度和窄死区的性能被降低的问题未被解决。在JP-A-2005-318479中公开的触发器电路中，虽然将延迟时钟输入到第六n沟道晶体管N6，但是将普通时钟(未经延迟的时钟)输入到第二 p沟道晶体管P2。因此，在时钟从"L，，电平改变为"H"电平之后、直至延迟时钟从"L"电平改变为"H"电平为止，节点N1保持浮置。可以想到将延迟时钟也输入到第二p沟道晶体管P2。然而，在此情况下，当普通时钟从"H"电平改变为"L"电平时，节点Nl的预充电时间降低。因此，很可能当以较高频率激励节点Nl时，预充电变得不足以导致误动作(malfimction)。该相位比较器被广泛使用于模拟类型的DLL中。当将该相位比较器应用于数字DLL时，也需要缩小作为用于捕获UP (或者DOWN)脉冲的下一级电路的计数器的死区。当UP和DOWN两者上升本文档来自技高网...
【技术保护点】
一种触发器电路，包括： 第一锁存器电路，其接收数据信号和通过仅延迟时钟信号的上升而获得的上升延迟时钟信号的输入，在数据信号下降的状态下根据上升延迟时钟信号的下降而升高第一节点的信号，并且根据上升延迟时钟信号的上升而降低第一节点的信号； 第二锁存器电路，其接收第一节点的信号和时钟信号的输入，并且在第一节点的信号上升的状态下在时钟信号下降的定时降低第二节点的信号； 第三锁存器电路，其接收第二节点的信号和时钟信号的输入，并且在时钟信号上升的状态下生成用于维持数据信 号的输出信号；以及 下拉电路，其利用上升延迟时钟信号下拉第一节点的信号。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：水桥比吕志，千田满，小出元，
申请(专利权)人：索尼株式会社，
类型：发明
国别省市：JP[日本]
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