相位比较器和时钟数据恢复电路制造技术

本公开提供了相位比较器和时钟数据恢复电路。该相位比较器包括：第一闩锁器、第二闩锁器、第一检测电路、第二检测电路以及具有转换开关功能的电荷泵电路。

【技术实现步骤摘要】

本公开涉及Hogge型相位比较器和利用该Hogge型相位比较器的时钟数据恢复电路。在下面的描述中，技术术语“相位检测器”用于指与技术术语“相位比较器”相同的意 )思ο
技术介绍
图1是示出提供有Hogge型相位检测器11以用作对于不规则NRZ(不归零)信号设计的电路的⑶R(时钟数据恢复)电路10的框图(请参见Hogge，CP等，“A Self Correcting Clock Recovery Circuit,，，Journal of Lightwave Technology, LT 3rd Volume, No. 6，1985 年 12 月，p. 1312-1314)。如该图所示，⑶R电路10采用Hogge型PD (相位检测器)11、CP(电荷泵)12和 13、LF (环路滤波器)14和VCO (压控振荡器)15。Hogge型相位检测器11具有第一 DFF (D型触发器)11a，用于与ECCK (眼中心时钟 (Eye Center Clock))信号同步地输入作为NRZ数据的输入数据IDT，并且输出信号Ql。此外，Hogge型相位检测器11还具有第二 DFF 11b，用于与具有与ECCK信号的相位相反的相位的EECK(眼边缘时钟(Eye Edge Clock))同步地输入输入信号Q1，并且输出信号Q2。除此之外，Hogge型相位检测器11还具有第一 EM)R(互斥逻辑和(exclusive logic sum))电路11c，用于检测输入数据IDT与由第一 DFF Ila输出的信号Ql的逻辑失配。此外，Hogge型相位检测器11还具有第二 EXOR电路lld，用于检测由第一 DFF Ila输出的信号Ql与由第二 DFF lib输出的信号Q2的逻辑失配。除此之外，Hogge型相位检测器11还具有缓冲器lie，用于将由VC015输出的时钟信号CLK提供到第一 DFF Ila作为眼中心时钟信号ECCK ；以及反相器Ilf，用于将由VCO 15输出的时钟信号CLK提供到第二 DFF lib作为眼边缘时钟信号EECK。第一 EXOR电路Ilc输出的信号作为上行信号UP驱动电荷泵(CP+) 12，用于对LF 14电学地对电流充电。另一方面，第二 EXOR电路Ild输出的信号作为下行信号DOWN驱动电荷泵(CP-)13，用于从LF 14电学地对电流放电。LF 14对电荷泵12和13输出和输入的电流进行积分和平滑，以产生提供到VCO 15的信号输入。VCO 15产生其频率由输入到VCO 15的信号确定的上述时钟信号CLK。时钟信号 CLK由⑶R电路10输出，作为恢复时钟信号RCCK，而第一 DFFlla产生的信号Ql由⑶R电路10输出，作为再定时数据信号RTDT。图2示出Hogge型相位检测器11执行的操作的时序图。第一 EXOR电路Ilc产生的上行信号UP在时间tl与t2之间的时段期间保持在高电平。时间tl是建立用作输入数据IDT的NRZ数据的时间。另一方面，时间t2是第一 DFF Ila在眼中心时钟信号ECCK的上升沿输入输入数据IDT并输出输入数据IDT作为输出数据Ql的时间。(t2-tl)时段的长度示出眼中心时钟信号ECCK从建立输入数据IDT开始延迟了多少。也就是说，(t2-21)时段的长度是表示输入数据IDT与由VC015产生的时钟信号CLK 之间的相对相位的模拟量。第二 EXOR电路Ild产生的下行信号DOWN在时间t2与时间t3之间的时段期间保持在高电平。如上所述，时间t2是由第一 DFF Ila建立输出数据Ql的时间。另一方面，时间t3是第二 DFF lib在眼边缘时钟信号EECK的上升沿输入输出数据Ql并输出输出数据 Ql作为输出数据Q2的时间。下行信号DOWN的(t3_t2)脉冲宽度始终等于由VCO 15产生的时钟信号CLK的时段的一半。当CDR回路平均来说稳定到稳定状态时，建立在上行信号UP对LF 14的充电与由下行信号DOWN从LF14放电之间的时间平衡状态。因此，如果电荷泵(CP+) 12产生的电流的绝对值等于电荷泵(CP_)13产生的电流的绝对值，则VCO 15产生的时钟信号CLK的相位锁定，以使得上行信号UP的高脉冲宽度等于下行信号DOWN的高脉冲宽度。因此，上行信号UP的脉冲宽度等于下行信号DOWN的脉冲宽度，并且两个脉冲宽度都等于VCO 15产生的时钟信号CLK的时段的一半。此外，在与由等于VCO 15产生的时钟信号CLK的时段一半的时段建立输入数据IDT分开的位置，锁定眼中心时钟信号ECCK的上升沿。也就是说，眼中心时钟信号ECCK的上升沿锁定在NRZ数据的中间。
技术实现思路
然而，在上述⑶R电路10中，担心在第一 EXOR电路Ilc产生的上行信号UP和第二 EXOR电路Ild产生的下行信号DOWN中发生错误。第一 EXOR电路Ilc产生的上行信号UP和第二 EXOR电路Ild产生的下行信号DOWN 是用于切换电荷泵电路12和13的信号。因此，如果在第一 EXOR电路Ilc产生的上行信号 UP和第二 EXOR电路Ild产生的下行信号DOWN中发生错误，则操作速度越高，错误的影响就越大。因此，⑶R电路10的缺点是电荷泵电路12和13不工作。下面进一步描述该问题。图3是示出图1所示的⑶R电路10中采用的EXOR电路和电荷泵电路的典型配置的电路图。如图所示，EM)R电路被配置以采用PMOS (P沟道M0S)晶体管PTl至PT4、匪OS (N 沟道M0S)晶体管NTl至NT4、反相器INVl和INV2以及输出节点ND1。两个输入信号A和B提供到图3所示的EXOR电路。在图1所示⑶R电路10中采用的第一 EXOR电路Ilc的情况下，输入信号A是输入数据IDT，而信号B是由第一 DFF Ila 输出的输出数据Q1。另一方面，在图1所示⑶R电路10中采用的第二 EXOR电路Ild的情况下，输入信号A是第一 DFF Ila输出的信号Q1，而信号B是第二 DFF lib输出的信号Q2。在EXOR电路中，PMOS晶体管PTl和PT2的源极连接到电源电位线VDD，而NMOS晶体管NTl和NT2的源极连接到基准电位线VSS。PMOS晶体管PTl的漏极连接到PMOS晶体管PT3的源极，而PMOS晶体管PT3的漏极连接到输出节点NDl。PMOS晶体管PT2的漏极连接到PMOS晶体管PT4的源极，而PMOS 晶体管PT4的漏极连接到输出节点NDl。匪OS晶体管NTl的漏极连接到匪OS晶体管NT3的源极，而匪OS晶体管NT3的漏极连接到输出节点NDl。NMOS晶体管NT2的漏极连接到NMOS晶体管NT4的源极，而NMOS 晶体管NT4的漏极连接到输出节点NDl。反相器INVl输出作为通过使输入信号A反相而获得的信号的反相输入信号XA。 同样，反相器INV2输出作为通过使信号B反相而获得的信号的反相信号XB。输入信号A被提供到PMOS晶体管PTl的栅极，而输入信号A的反相输入信号XA 被提供到PMOS晶体管PT2的栅极。另一方面，信号B的反相信号XB被提供到PMOS晶体管 PT3的栅极，而信号B被提供到PMOS晶体管PT4的栅极。信号B被提供到NMOS晶体管NTl的栅极，而信号B的反相信号XB被提供本文档来自技高网...

【技术保护点】

【技术特征摘要】
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【专利技术属性】
技术研发人员：菊池秀和，诸桥英雄，
申请(专利权)人：索尼公司，
类型：发明
国别省市：