应用于RS-485接收端的迟滞比较器制造技术

本发明专利技术公开了一种应用于RS-485接收端的迟滞比较器，包括分压电路，折叠式共源共栅运放，极性交换开关和迟滞电压控制电路，分压电路用于对迟滞比较器的两个输入信号进行电平线性位移，便于后续电路处理；折叠式共源共栅运放与所述分压电路相连，对电平位移后的两个信号进行比较；极性交换开关处于所述折叠式共源共栅运放中，根据外部极性检测系统的数字输出结果，对比较器极性进行相应交换；迟滞电压控制电路，与所述折叠式共源共栅运放相连，用于调节迟滞电压区间。本发明专利技术的迟滞比较器，解决了无极性RS-485接收端中比较器极性交换后迟滞区间为正区间的问题，极性交换前后都能保证比较器的迟滞区间处于-200mV~-50mV之间。

【技术实现步骤摘要】

本专利技术涉及电能电网通信领域或模拟电路
，尤其涉及应用于RS-485接收端的一种迟滞比较器。
技术介绍
RS-485是由电子工业协会(EIA)和和通讯工业协会(TIA)制定的一种串行接口标准。RS-485接口具有高噪声抑制、相对高的传输速率、传输距离远、宽共模范围等特点，同时RS-485通讯接口芯片具有控制方便、成本低廉等优点。RS-485通讯接口芯片的管脚定义如附图2所示，其中：RO为接收端输出信号；RE为接收端使能信号；DE为发送端使能信号；DI为发送端输入信号；VDD为电源；A/B为信号引脚，当DE、RE都为高电平“1”时，作为平衡驱动器的输出引脚，当DE、RE都为0时，作为接收端的信号输入引脚；GND为地。无极性RS-485通讯接口芯片可自动检测A、B信号线的极性，并根据检测结果在芯片内部做出调整，与原有的有极性RS-485芯片在管脚定义上完全兼容，可实现替代，不增加成本。中国201220086354.9号技术专利公开了一种无极性485芯片，其主要包括差分电压检测电路，5ms积分电路，通讯极性辨识开关电路，当485芯片的通讯A，B脚间的电压持续的5ms内，保持Vab>0时，通讯极性辨识开关电路不动作，默认485芯片的通讯A脚接入通讯总线的A线路上，485芯片的通讯B脚接入通讯总线的B线路上；当485芯片的通讯A，B脚间的电压持续的5ms内，保持Vab<0时，通讯极性辨识电路翻转，485芯片的通讯A脚接到通讯总线的B总线上，485芯片的通讯B脚接入通讯总线的A线路上。上述专利技术虽然提供了一种无极性485芯片，但其存在如下缺点，当接收端比较器迟滞区间为-200mV～-50mV之间时，用此方法后，比较器迟滞区间变为+50mV～+200mV，A/B端在短路、空闲、开路等状态时，正接和反接两种情况下RO输出会发生变化。
技术实现思路
为了解决上述技术难题，本专利技术的目的是提供一种应用于RS-485接收端的迟滞比较器，以解决极性交换后比较器迟滞区间变为正区间的问题。为达到上述目的，本专利技术的一种应用于RS-485接收端的迟滞比较器，包括分压电路，折叠式共源共栅运放，极性交换开关和迟滞电压控制电路，分压电路用于对迟滞比较器的两个输入信号进行电平线性位移，便于后续电路处理；折叠式共源共栅运放与所述分压电路相连，对电平位移后的两个信号进行比较；极性交换开关处于所述折叠式共源共栅运放中，根据外部极性检测系统的数字输出结果，对比较器极性进行相应交换；迟滞电压控制电路，与所述折叠式共源共栅运放相连，用于调节迟滞电压区间。进一步改进是，所述分压电路含有：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管，以及四个电阻：第一电阻、第二电阻、第三电阻、第四电阻；其中，所述第一PMOS管的源极和第二PMOS管的源极都接电源电压VDD，栅极接第一偏置电压VBP1，该第一PMOS管的漏极和所述第三PMOS管的源极相连，该第二PMOS管的漏极和所述第四PMOS管的源极相连，所述第三PMOS管的栅极和漏极相连，再和第一电阻、第二电阻的一端相连，所述第四PMOS管的栅极和漏极相连，再和第三电阻、第四电阻的一端相连，所述第一电阻的另一端接输入信号A，所述第二电阻的另一端接GND，所述第三电阻的另一端接输入信号B，所述第四电阻的另一端接GND。进一步改进是，所述折叠式共源共栅运放由五个PMOS管：第五PMOS管、第六PMOS管、第七PMOS管，第八PMOS管，第九PMOS管，四个NMOS管：第五NMOS管，第六NMOS管，第七NMOS管，第八NMOS管组成；所述第五PMOS管的源极、所述第八PMOS管的源极和所述第九PMOS管的源极都接电源电压VDD，该第五PMOS管的栅极接第一偏置电压VBP1，所述第六PMOS管的源极和衬底相互连接，再与第五PMOS管的漏极相连，所述第七PMOS管的源极和衬底相互连接，再与第五PMOS管的漏极相连，该第六PMOS管的栅极与第一PMOS管的漏极和第三PMOS管的源极相连，该第七PMOS管的栅极与第二PMOS管的漏极和第四PMOS管的源极相连，所述第七NMOS管的栅极和第八NMOS管的栅极相连，都连接在第二偏置电压VBN2上，该第七NMOS管的源极和第八NMOS管的源极都与GND连接，所述第五NMOS管的栅极和第六NMOS管的栅极相连，都连接在第三偏置电压VBN3上，所述第五NMOS管的源极与第七NMOS管的漏极相连，所述第六NMOS管的源极与第八NMOS管的漏极相连，所述第八PMOS管与所述第九PMOS管的栅极相连，所述第八PMOS管的栅极与漏极相连，再与所述第五NMOS管的漏极相连，所述第九PMOS管的漏极与所述第六NMOS管的漏极相连。进一步改进是，所述极性交换开关含有：第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管；所述外部极性检测系统的数字输出信号为CLK和CLK’；其中：所述第一NMOS管的漏极和所述第三NMOS管的漏极相连，再与第六PMOS管的漏极相连，所述第二NMOS管的漏极和所述第四NMOS管的漏极相连，再与第七PMOS管的漏极相连，所述第一NMOS管的栅极和第二NMOS管的栅极相连，都连接在CLK上，所述第三NMOS管的栅极和第四NMOS管的栅极相连，都连接在CLK’上，所述第一NMOS管的源极和第四NMOS管的源极相连，再与第八NMOS管的漏极相连，所述第二NMOS管的源极和第三NMOS管的源极相连，再与第七NMOS管的漏极相连。进一步改进是，所述迟滞电压控制电路含有：第五电阻，还含有五个NMOS管：第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管，还含有三个反相器：第一反相器、第二反相器、第三反相器；其中：所述第九NMOS管的栅极与第三偏置电压VBN3连接，该第九NMOS管的漏极与第五电阻的一端相连，所述第五电阻的另一端接电源电压VDD，所述第九NMOS管的源极与第九PMOS管的漏极和第六NMOS管的漏极相连，再与第一反相器的输入相连，所述第一反相器的输出与第二反相器的输入相连，所述第二反相器的输出与所述第三反相器的输入相连，所述第三反相器的输出为OUT，所述第十NMOS管的栅极与第一反相器的输出端相连，该第十NMOS管的漏极与第八NMOS管的漏极相连，该第十NMOS管的源极与所述第十二NMOS管的漏极相连，所述第十一NMOS管的栅极与第二反相器的输出端相连，该第十一NMOS管的漏极与第七NMOS管本文档来自技高网...

【技术保护点】
一种应用于RS‑485接收端的迟滞比较器，其特征在于，包括：—分压电路，用于对迟滞比较器的两个输入信号进行电平线性位移，便于后续电路处理；—折叠式共源共栅运放，与所述分压电路相连，对电平位移后的两个信号进行比较；—极性交换开关，处于所述折叠式共源共栅运放中，根据外部极性检测系统的数字输出结果，对比较器极性进行相应交换；—迟滞电压控制电路，与所述折叠式共源共栅运放相连，用于调节迟滞电压区间。

【技术特征摘要】
1.一种应用于RS-485接收端的迟滞比较器，其特征在于，包括：
—分压电路，用于对迟滞比较器的两个输入信号进行电平线性位移，便于后续电路处理；
—折叠式共源共栅运放，与所述分压电路相连，对电平位移后的两个信号进行比较；
—极性交换开关，处于所述折叠式共源共栅运放中，根据外部极性检测系统的数字输出结果，对比较器极性进行相应交换；
—迟滞电压控制电路，与所述折叠式共源共栅运放相连，用于调节迟滞电压区间。
2.如权利要求1所述的迟滞比较器，其特征在于：所述分压电路由第一PMOS管(MP6)，第二PMOS管(MP7)，第三PMOS管(MP4)，第四PMOS管(MP5)，以及四个电阻：第一电阻(r1)、第二电阻(r2)、第三电阻(r3)、第四电阻(r4)组成；
所述第一PMOS管(MP6)的源极和第二PMOS管(MP7)的源极都接电源电压VDD，栅极接第一偏置电压VBP1，该第一PMOS管(MP6)的漏极和所述第三PMOS管(MP4)的源极相连，该第二PMOS管(MP7)的漏极和所述第四PMOS管(MP5)的源极相连，所述第三PMOS管(MP4)的栅极和漏极相连，再和第一电阻(r1)、第二电阻(r2)的一端相连，所述第四PMOS管(MP5)的栅极和漏极相连，再和第三电阻(r3)、第四电阻(r4)的一端相连，所述第一电阻(r1)的另一端接输入信号A，所述第二电阻(r2)的另一端接GND，所述第三电阻(r3)的另一端接输入信号B，所述第四电阻(r4)的另一端接GND。
3.如权利要求2所述的迟滞比较器，其特征在于：所述折叠式共源共栅运放由五个PMOS管：第五PMOS管(MP3)、第六PMOS管(MP1)、第七PMOS管(MP2)、第八PMOS管(MP8)、第九PMOS管(MP9)，四个NMOS管：第五NMOS管(MN5)、第六NMOS管(MN6)、第七NMOS管(MN8)、第八NMOS管(MN9)组成；
所述第五PMOS管(MP3)的源极、所述第八PMOS管(MP8)的源极和所述第九PMOS管(MP9)的源极都接电源电压VDD，第五PMOS管(MP3)的栅极接第一偏置电压VBP1，所述第六PMOS管(MP1)的源极和衬底相互连接，再与第五PMOS管(MP3)的漏极相连，所述第七PMOS管(MP2)的源极和衬底相互连接，再与第五PMOS管(MP3)的漏极相连，所述第六PMOS管(MP1)的栅极与第一PMOS管(MP6)的漏极和第三PMOS管(MP4)的源极相连，第七PMOS管(MP2)的栅极与第二PMOS管(MP7)的漏极和第四PMOS管(MP5)的源极相连，所述第七NMOS管(MN8)的栅极和第八NMOS管(MN9)的栅极相连，都连接在第二偏置电压VBN2上，第七NMOS管(MN8)的源极和第八NMOS管(MN9)的源极都与GND连接，所述第五NMOS管(MN5)的栅极和第六NMOS管(MN6)的栅极相连，都连接在第三偏置电压VBN3上，所述第五NMOS管(MN5)的源极与第七NMOS管(MN8)的漏极相连，所述第六NMOS管(MN6)的源极与第八NMOS管(MN9)的漏...

【专利技术属性】
技术研发人员：谢亮，李彬，张文杰，金湘亮，
申请(专利权)人：湘潭芯力特电子科技有限公司，
类型：发明
国别省市：湖南;43