一种DLL电路制造技术

本发明专利技术公开了一种DLL电路，包括：依次串接并形成环路的PD、CP、LPF和VCDL，还包括：让外部控制电压信号给所述LPF的电容充电，拉动VCTRL线的初始状态到延迟小于1Tclk的范围的模拟自起动电路；在所述模拟自起动电路稳定后，用于判断延迟是在1/2Tclk内还是在1/2Tclk和1Tclk之间的假锁保护电路。本发明专利技术不需要数字电路的配合，实现简单，没有附加硬件，不人为引人抖动，节约芯片面积和功耗。

【技术实现步骤摘要】
一种DLL电路
本专利技术涉及DLL(延迟锁相环，Delay—lockedLoop)电路。
技术介绍
随着电路设计集成度的提高和更高速的应用，对于低噪声，高精度的时钟要求越来越强烈。一般的相位插值器中常常需要用到四相位时钟，正交的四相位时钟一般有如下几种产生方法：偶数阶的环形锁相环(ring-PLL),常用于5GHz以下的时钟电路中；LCtankVCO(由电感电容控制的正交电压控制振荡器)直接产生正交时钟用于高频电路中，但缺点是面积过大，功耗大；或者用LCtankVCO产生的时钟作为延迟锁相环输入去产生四相位时钟。DLL技术是在PLL技术上改进得到的，现在被广泛应用于时序领域中。它继承了PLL电路的锁相技术，但去掉了PLL(锁相环)电路内的振荡器部分，取而代之的是一根延迟量可控制的延迟线。相比于PLL，DLL有它固有的优点：一阶系统，天然稳定；没有PLL的噪声积累；锁定时间更快；易于集成。传统的DLL电路结构如下图2、3所示。它由四个主要模块组成，鉴相器(phasedetector,简称PD)，电荷泵(chargepump,简称CP)，环路滤波器(lowpassfilter,简称LPF)，压控延迟线(voltagecontroldelayline,简称VCDL)。0度相位的时钟信号CK0通过VCDL进行延迟复制(delaypropagate),输出360度相位的时钟信号CK360与0度相位的时钟信号CK0进行比较，相位差直接通过CP去控制LPF,让系统自动锁定。如下图4显示了传统DLL工作的几种状态，其中的normalwork1(正常工作状态1)和normalwork2(正常工作状态2)都是DLL的正常工作状态，在这两种初始状态下，DLL都会锁定到1Tclk(相对输入时钟延迟一个时钟周期)的地方。但是如果初始状态不在大于1/2Tclk到小于3/2Tclk的地方，DLL就会锁定到Tclk的倍数周期上，就会进入失锁状态。如果初始的电压控制延迟单元的延迟(VCDLdelay)小于0.5Tclk,即系统的初始状态在falselock1(图中假锁状态1)的地方，那么经过PD，DLL系统中的PD电路会判断出延迟过大，会引发电荷泵进入充电状态，那么滤波器的控制电压会一直往上升，直到达到电荷泵的充电极限，系统锁定到CK360接近CK0，即输出接近输入，而不是一个时钟周期的延迟；如果延迟是大于1.5Tclk，即系统的初始状态在falselock2(图中假锁状态2)的地方，那么经过PD，DLL系统中的PD电路会判断出延迟过小，会引发电荷泵进入放电状态，那么滤波器的控制电压会一直往下降，直到CK360锁定到2Tclk的地方。图中，NormalWorkrange表示正常工作范围。为了克服这个问题，有方案提出了数字配合起动电路控制DLL的结构，即让系统配置VCTRL(电压控制延迟线)到不同的起动状态，让数字计数器去数延迟周期，如果延迟周期在合理的范围里，就选择目前的起动配置。然而数字DLL由于用不连续的延迟跳变(delaystep)，所以在时钟上会引入量化噪声，这个缺陷是高速电路所不能接受的。另外，为了选择出一个合适的delay,数字电路通常要花费极大的运算力，整个DLL电路会及其复杂，浪费芯片的面积和功耗。
技术实现思路
本专利技术的目的在于提供一种DLL电路，不需要数字电路的配合，实现简单，没有附加硬件，不人为引人抖动，节约芯片面积和功耗。实现上述目的的技术方案是：一种DLL电路，包括：依次串接并形成环路的PD、CP、LPF和VCDL，还包括：让外部控制电压信号给所述LPF的电容充电，拉动VCTRL的初始状态到延迟小于1Tclk的范围的模拟自起动电路；以及在所述模拟自起动电路稳定后，用于判断延迟是在1/2Tclk内还是在1/2Tclk和1Tclk之间的假锁保护电路。优选的，所述PD的一个输入端接入0度相位的时钟信号CK0，另一个输入端连接所述VCDL的输出端，两个输出端连接所述CP的两个输入端；所述VCDL的输入端接入0度相位的时钟信号CK0，所述VCDL的输出端输出360度相位的时钟信号CK360；所述CP的输出端输出延迟锁相环的开环启用信号给所述LPF的输入端；所述LPF的输出端输出VCTRL信号给所述VCDL的控制端。优选的，所述模拟自起动电路的输入端接入外部控制电压信号，输出端连接所述LPF的输入端。优选的，所述假锁保护电路的两个输入端分别接入0度相位的时钟信号CK0和所述VCDL的输出360度相位的时钟信号CK360；所述假锁保护电路的控制端接入所述CP的延迟锁相环的开环启用信号；所述假锁保护电路的输出端输出DLL的电压控制延迟线的下拉信号给一个NMOS管的栅极，该NMOS管的源极接地，漏极连接所述CP的输出端。优选的，所述假锁保护电路包括DFFRX(D类型的触发器，其初始值被设置为0)，该DFFRX的两输入端分别通过缓冲器接入0度相位的时钟信号CK0和360度相位的时钟信号CK360；所述DFFRX的控制端通过反相器接入延迟锁相环的开环启用信号；所述DFFRX的输出端输出DLL的电压控制延迟线的下拉信号。本专利技术的有益效果是：本专利技术在传统的DLL电路结构上，加入模拟自起动电路和假锁保护电路，让外部控制电压给LPF的电容充电，拉动VCTRL线的初始状态到延迟小于1Tclk的范围。并在模拟自起动电路稳定后，在DLL闭环开始工作后，去判断VCDL的延迟是处在1/2Tclk内还是1/2Tclk到1Tclk之间，如果小于1/2Tclk,通过下拉电流进行快放电，增加延迟，直到延迟时间大于1/2Tclk,DLL环路正常工作。整个过程控制电路简单，不需要数字电路的配合，没有附加硬件，不人为引人抖动，能节约芯片面积和功耗。附图说明图1是本专利技术的DLL电路的电路图；图2是现有技术中DLL电路的电路图；图3是现有技术中DLL电路时钟信号示意图；图4是现有技术中DLL电路假锁状态的示意图；图5是本专利技术的DLL电路的VCDL延迟时间在1/2Tclk到1Tclk之间的锁定状态示意图；图6是本专利技术的DLL电路的VCDL延迟时间小于1/2Tclk的锁定状态示意图；图7是本专利技术中假锁保护电路的具体电路图；图8是本专利技术中假锁保护电路的输出与VCDL延迟之间的关系示意图。具体实施方式下面将结合附图对本专利技术作进一步说明。请参阅图1，本专利技术DLL电路，包括：PD1、CP2、LPF3、VCDL4、模拟自起动电路(start_up)5和假锁保护电路(falselockprotect)6。PD1、CP2、LPF3、VCDL4依次串接并形成环路。具体地，PD1的一个输入端接入0度相位的时钟信号CK0，另一个输入端连接VCDL4的输出端，两个输出端连接CP2的两个输入端。VCDL4的输入端接入0度相位的时钟信号CK0，VCDL4的输本文档来自技高网...

【技术保护点】
1.一种DLL电路，包括：依次串接并形成环路的PD、CP、LPF和VCDL，其特征在于，还包括：/n让外部控制电压信号给所述LPF的电容充电，拉动VCTRL的初始状态到延迟小于1Tclk的范围的模拟自起动电路；以及/n在所述模拟自起动电路稳定后，用于判断延迟是在1/2Tclk内还是在1/2Tclk和1Tclk之间的假锁保护电路。/n

【技术特征摘要】
1.一种DLL电路，包括：依次串接并形成环路的PD、CP、LPF和VCDL，其特征在于，还包括：
让外部控制电压信号给所述LPF的电容充电，拉动VCTRL的初始状态到延迟小于1Tclk的范围的模拟自起动电路；以及
在所述模拟自起动电路稳定后，用于判断延迟是在1/2Tclk内还是在1/2Tclk和1Tclk之间的假锁保护电路。


2.根据权利要求1所述的DLL电路，其特征在于，所述PD的一个输入端接入0度相位的时钟信号CK0，另一个输入端连接所述VCDL的输出端，两个输出端连接所述CP的两个输入端；
所述VCDL的输入端接入0度相位的时钟信号CK0，所述VCDL的输出端输出360度相位的时钟信号CK360；
所述CP的输出端输出延迟锁相环的开环启用信号给所述LPF的输入端；
所述LPF的输出端输出VCTRL信号给所述VCDL的控制端。


3.根据权利要求1所述的D...

【专利技术属性】
技术研发人员：魏来，
申请(专利权)人：灿芯半导体上海有限公司，
类型：发明
国别省市：上海;31