一种基于FPGA的时钟数据恢复电路和方法技术

本发明专利技术公开了一种基于FPGA的时钟数据恢复电路和方法，时钟数据恢复电路包括：依次连接的延时模块、采样模块、判别模块和时钟调整模块；延时模块接收待恢复的数据信号，用于对待恢复的数据信号进行延迟，得到两路经过延迟的数据信号；采样模块用于分别对两路经过延迟的数据信号进行采样，得到两路采样数据，将两路采样数据进行交替间插拼接，得到一组目标采样数据，判别模块用于获取本组目标采样数据的跳变沿位置与上一组目标采样数据的跳变沿位置的变化情况，根据跳变沿位置的变化情况确定时钟调整标志；时钟调整模块用于根据时钟调整标志调整下一个时钟周期，生成恢复时钟信号。在本发明专利技术中，在保证时钟恢复精度的情况，节约了全局时钟资源。

【技术实现步骤摘要】
一种基于FPGA的时钟数据恢复电路和方法
本专利技术属于时钟数据恢复领域，更具体地，涉及一种基于FPGA的时钟数据恢复电路和方法。
技术介绍
在串行数据通信中，为了节省开销，一般只传送数据信号而不传送与数据信号同步的时钟信号，即在发送端，将时钟嵌入到数据中，在接收端，使用时钟数据恢复，电路从接收的数据中提取时钟，继而利用该时钟对数据进行“重定时”来消除传输过程中积累的抖动，基于过采样的结构是FPGA(FieldProgrammableGateArray，简写为FPGA)实现CDR(ClockDataRecovery，简写为CDR)的主流的方式。现有的基于FPGA的CDR技术主要分为两类：第一类是利用FPGA内部的锁相环产生N*f的高频时钟，然后再根据输入信号控制对高速时钟的分频，从而产生与输入信号同步的时钟信号，为保证恢复精度，通常N等于8，对FPGA系统的工作频率有较高要求。第二类是利用FPGA的PLL(PhaseLockedLoop，简写为PPL)产生多个相位的时钟，每个时钟相位都有固定的相位偏差，例如0度和45度。利用同一频率多相位的时钟对数据进行采样，其产生的效果与过采样类似，但是也会占用较多的全局时钟资源。
技术实现思路
针对现有技术的以上缺陷或改进需求，本专利技术提供了一种基于FPGA的时钟数据恢复电路和方法，其目的在于在对时钟数据进行恢复时，在保证时钟恢复精度的情况，节约了全局时钟资源，降低了系统工作频率，由此解决目前时钟数据恢复时，需要占用较多的全局时钟资源以及FPGA系统的工作频率要求较高的技术问题。为实现上述目的，按照本专利技术的一个方面，提供了一种基于FPGA的时钟数据恢复电路，所述时钟数据恢复电路包括：依次连接的延时模块10、采样模块11、判别模块12和时钟调整模块13；所述延时模块10接收待恢复的数据信号，用于对所述待恢复的数据信号进行延迟，得到两路经过延迟的数据信号；所述采样模块11用于分别对两路经过延迟的数据信号进行采样，得到两路采样数据，还用于将两路采样数据进行交替间插拼接，得到一组目标采样数据，其中，所述采样模块11所对应的本地时钟频率为所述待恢复的数据信号所对应的时钟频率的两倍；所述判别模块12用于获取本组目标采样数据的跳变沿位置与上一组目标采样数据的跳变沿位置的变化情况，还用于根据跳变沿位置的变化情况确定时钟调整标志；所述时钟调整模块13用于根据所述时钟调整标志调整下一个时钟周期，生成恢复时钟信号。优选地，所述延时模块10包括第一延时单元101和第二延时单元102，所述第一延时单元101为0度相位延迟，所述第二延时单元102为45度相位延迟；所述第一延时单元101用于对所述待恢复的数据信号进行0度相位延迟，得到第一数据信号；所述第二延时单元102用于对所述待恢复的数据信号进行45度相位延迟，得到第二数据信号。优选地，所述采样模块11用于分别对所述第一数据信号和所述第二数据信号进行四次采样，得到第一采样数据和第二采样数据，还用于将所述第一采样数据和所述第二采样数据进行交替间插拼接，得到一组目标采样数据，其中，每组所述目标采样数据为八倍过采样数据。优选地，所述判别模块12包括相互连接的边沿检测单元121和跳变沿处理单元122，所述边沿检测单元121与所述采样模块11连接，所述跳变沿处理单元122与所述时钟调整模块13连接；所述边沿检测单元121用于对所述目标采样数据进行检测，得到跳变沿的位置；所述跳变沿处理单元122用于获取跳变沿位置的变化情况，以确定时钟调整标志。按照本专利技术的另一方面，提供了一种基于FPGA的时钟数据恢复方法，所述时钟数据恢复方法包括：对待恢复的数据信号进行延迟，得到两路经过延迟的数据信号；分别对两路经过延迟的数据信号进行采样，得到两路采样数据，将两路采样数据进行交替间插拼接，得到一组目标采样数据，其中，采样时所使用的本地时钟频率为所述待恢复的数据信号所对应的时钟频率的两倍；获取本组目标采样数据的跳变沿位置与上一组目标采样数据的跳变沿位置的变化情况；根据跳变沿位置的变化情况确定时钟调整标志，基于所述时钟调整标志调整下一个时钟周期，生成恢复时钟信号。优选地，所述获取本组目标采样数据的跳变沿位置与上一组目标采样数据的跳变沿位置的变化情况包括：判断本组目标采样数据是否存在跳变沿；若本组目标采样数据中存在跳变沿，则记录本组目标采样数据的跳变沿位置；将本组目标采样数据的跳变沿位置与上一组目标采样数据的跳变沿位置进行比较，以确定跳变沿位置的变化情况。优选地，所述判断本组目标采样数据是否存在跳变沿之后还包括：若本组目标采样数据中不存在跳变沿，则判断上一组目标采样数据是否存在跳变沿；若上一组目标采样数据中存在跳变沿，记录本组目标采样数据不存在跳变沿，并设置本组目标采样数据的跳变沿位置与上一组目标采样数据的跳变沿位置相同。优选地，所述判断上一组目标采样数据是否存在跳变沿之后还包括：若上一组目标采样数据中不存在跳变沿，则判断本组目标采样数据的数值与上一组目标采样数据的数值是否相等；若二者数值相等，记录本组目标采样数据不存在跳变沿，并设置本组目标采样数据的跳变沿位置与上一组目标采样数据的跳变沿位置相同；若二者数值不相等，记录本组目标采样数据的跳变沿位置在数据边缘。优选地，所述将本组目标采样数据的跳变沿位置与上一组目标采样数据的跳变沿位置进行比较，以确定跳变沿位置的变化情况包括：若本组目标采样数据的跳变沿位置与上一组目标采样数据的跳变沿位置相同，则设置时钟调整标志为正常；若本组目标采样数据的跳变沿位置比上一组目标采样数据的跳变沿位置超前，则判断是否为连续两次超前；若连续两次超前，则设置时钟调整标志为超前，并将超前计数器清零；若本组目标采样数据的跳变沿位置比上一组目标采样数据的跳变沿位置滞后，则判断是否为连续两次滞后；若连续两次滞后，则设置时钟调整标志为滞后，并将滞后计数器清零。优选地，所述根据跳变沿位置的变化情况确定时钟调整标志，基于所述时钟调整标志调整下一个时钟周期，生成恢复时钟信号包括：当所述时钟调整标志为正常时，通过时钟计数器对本地时钟进行计数，在正常状态下以4个计数单位为一个时钟周期，生成恢复时钟信号；当时钟调整标志变为超前时，以3个计数单位为一个时钟周期，生成恢复时钟信号，并在随后一个周期，以4个计数单位为一个时钟周期；当时钟调整标志变为滞后时，以5个计数单位为一个时钟周期，生成恢复时钟信号，并在随后一个周期，以4个计数单位为一个时钟周期。总体而言，通过本专利技术所构思的以上技术方案与现有技术相比，具有如下有益效果：本专利技术提供一种基于FPGA的时钟数据恢复电路和方法，所述时钟数据恢复电路包括：依次连接的延时模块、采样模块、判别模块和时钟调整模块；所述延时模块接收待恢复的数据信号本文档来自技高网...

【技术保护点】
1.一种基于FPGA的时钟数据恢复电路，其特征在于，所述时钟数据恢复电路包括：依次连接的延时模块(10)、采样模块(11)、判别模块(12)和时钟调整模块(13)；/n所述延时模块(10)接收待恢复的数据信号，用于对所述待恢复的数据信号进行延迟，得到两路经过延迟的数据信号；/n所述采样模块(11)用于分别对两路经过延迟的数据信号进行采样，得到两路采样数据，还用于将两路采样数据进行交替间插拼接，得到一组目标采样数据，其中，所述采样模块(11)所对应的本地时钟频率为所述待恢复的数据信号所对应的时钟频率的两倍；/n所述判别模块(12)用于获取本组目标采样数据的跳变沿位置与上一组目标采样数据的跳变沿位置的变化情况，还用于根据跳变沿位置的变化情况确定时钟调整标志；/n所述时钟调整模块(13)用于根据所述时钟调整标志调整下一个时钟周期，生成恢复时钟信号。/n

【技术特征摘要】
1.一种基于FPGA的时钟数据恢复电路，其特征在于，所述时钟数据恢复电路包括：依次连接的延时模块(10)、采样模块(11)、判别模块(12)和时钟调整模块(13)；
所述延时模块(10)接收待恢复的数据信号，用于对所述待恢复的数据信号进行延迟，得到两路经过延迟的数据信号；
所述采样模块(11)用于分别对两路经过延迟的数据信号进行采样，得到两路采样数据，还用于将两路采样数据进行交替间插拼接，得到一组目标采样数据，其中，所述采样模块(11)所对应的本地时钟频率为所述待恢复的数据信号所对应的时钟频率的两倍；
所述判别模块(12)用于获取本组目标采样数据的跳变沿位置与上一组目标采样数据的跳变沿位置的变化情况，还用于根据跳变沿位置的变化情况确定时钟调整标志；
所述时钟调整模块(13)用于根据所述时钟调整标志调整下一个时钟周期，生成恢复时钟信号。


2.根据权利要求1所述的时钟数据恢复电路，其特征在于，所述延时模块(10)包括第一延时单元(101)和第二延时单元(102)，所述第一延时单元(101)为0度相位延迟，所述第二延时单元(102)为45度相位延迟；
所述第一延时单元(101)用于对所述待恢复的数据信号进行0度相位延迟，得到第一数据信号；
所述第二延时单元(102)用于对所述待恢复的数据信号进行45度相位延迟，得到第二数据信号。


3.根据权利要求2所述的时钟数据恢复电路，其特征在于，所述采样模块(11)用于分别对所述第一数据信号和所述第二数据信号进行四次采样，得到第一采样数据和第二采样数据，还用于将所述第一采样数据和所述第二采样数据进行交替间插拼接，得到一组目标采样数据，其中，每组所述目标采样数据为八倍过采样数据。


4.根据权利要求1所述的时钟数据恢复电路，其特征在于，所述判别模块(12)包括相互连接的边沿检测单元(121)和跳变沿处理单元(122)，所述边沿检测单元(121)与所述采样模块(11)连接，所述跳变沿处理单元(122)与所述时钟调整模块(13)连接；
所述边沿检测单元(121)用于对所述目标采样数据进行检测，得到跳变沿的位置；
所述跳变沿处理单元(122)用于获取跳变沿位置的变化情况，以确定时钟调整标志。


5.一种基于FPGA的时钟数据恢复方法，其特征在于，所述时钟数据恢复方法包括：
对待恢复的数据信号进行延迟，得到两路经过延迟的数据信号；
分别对两路经过延迟的数据信号进行采样，得到两路采样数据，将两路采样数据进行交替间插拼接，得到一组目标采样数据，其中，采样时所使用的本地时钟频率为所述待恢复的数据信号所对应的时钟频率的两倍；
获取本组目标采样数据的跳变沿位置与上一组目标采样数据的跳变沿位置的变化情况；
根据跳变沿位置的变化情况确定时钟调整标志，...

【专利技术属性】
技术研发人员：张云丰，杨虎林，钟永波，
申请(专利权)人：烽火通信科技股份有限公司，
类型：发明
国别省市：湖北;42