一种对锁相环的数字时间转换器进行快速增益校准的电路制造技术

本发明专利技术涉及一种对锁相环的数字时间转换器进行快速增益校准的电路，属于模拟集成电路设计技术领域。本发明专利技术由数字时间转换器、误差测量模块、增益校准模块、数字控制器、鉴频鉴相器、电荷泵、压控振荡器以及分频器组成。本发明专利技术电路，其中的误差测量器可以给增益校准模块提供多比特的误差信号，将该时间数字转换器设定为输出4位二进制表示的误差信号，该误差信号一方面作为积分器的输入，另一方面又作为误差取出器的输出，误差信号不仅可以表示时间放大器的两个输入信号的领先/落后状态，还可以表示具体的领先/落后量的大小，相当于给LMS校准模块提供了更多的信息，从而加速了模拟锁相环的LMS校准过程，从而大大提升模拟锁相环的校准速度。

【技术实现步骤摘要】
一种对锁相环的数字时间转换器进行快速增益校准的电路
本专利技术涉及一种对锁相环的数字时间转换器进行快速增益校准的电路，属于模拟集成电路设计

技术介绍
锁相环(以下简称PLL)是各类通信、时钟芯片中的核心电路，其输出信号的频谱噪声、抖动、杂散等指标非常关键，会直接关系到系统性能。分数分频锁相环是锁相环中的一种重要类型，它可以通过快速切换反馈分频器的分频比来达到输出频率是鉴相频率的非整数倍的效果，这样在固定的信道宽度上就允许使用高的参考频率，降低了带内噪声，提升了锁相环的积分抖动性能。但是，如果希望进一步加大锁相环的环路带宽，就会遇到反馈分频器快速切换导致的非均匀采样问题，这时鉴频鉴相器的两个输入边沿总是不对齐的，使得电荷泵产生的误差电流不断流入流出滤波器，压控振荡器的控制电压受到扰动，并且这种扰动无法被宽的环路带宽抑制住，导致压控振荡器的输出端看到大的带外量化噪声，锁相环的积分抖动性能被急剧恶化了。基于数字时间转换器(以下简称DTC)的分数锁相环结构已被证实可以降低锁相环的带外量化噪声。但是由于DTC的满量程并不一定在工艺偏差以本文档来自技高网...

【技术保护点】
1.一种对锁相环的数字时间转换器进行快速增益校准的电路，其特征在于，包括：/n误差取出器、均方校准器、控制信号产生器、分频器、数字时间转换器、第一鉴频鉴相器、电荷泵、滤波器和压控振荡器；其中，所述的误差取出器的输出端与所述的均方校准器的误差输入端相连接；所述的控制信号产生器的累加噪声输出端与均方校准器的累加噪声输入端相连接，均方校准器的输出端与控制信号产生器的校准增益输入端相连接，控制信号产生器的转换器控制信号输出端与所述的数字时间转换器的输入端相连接，控制信号产生器的分频控制码输出端与所述的分频器的分频器控制码输入端相连接，分频器的输出端与所述的数字时间转换器的时钟信号输入端相连接，数字时间...

【技术特征摘要】
1.一种对锁相环的数字时间转换器进行快速增益校准的电路，其特征在于，包括：
误差取出器、均方校准器、控制信号产生器、分频器、数字时间转换器、第一鉴频鉴相器、电荷泵、滤波器和压控振荡器；其中，所述的误差取出器的输出端与所述的均方校准器的误差输入端相连接；所述的控制信号产生器的累加噪声输出端与均方校准器的累加噪声输入端相连接，均方校准器的输出端与控制信号产生器的校准增益输入端相连接，控制信号产生器的转换器控制信号输出端与所述的数字时间转换器的输入端相连接，控制信号产生器的分频控制码输出端与所述的分频器的分频器控制码输入端相连接，分频器的输出端与所述的数字时间转换器的时钟信号输入端相连接，数字时间转换器的输出端所述的第一鉴频鉴相器的反馈信号输入端相连接，第一鉴频鉴相器的输出端与所述的电荷泵的输入端相连接，电荷泵的输出端...

【专利技术属性】
技术研发人员：张雷，袁泽心，
申请(专利权)人：清华大学，
类型：发明
国别省市：北京;11