应用于双环路延迟锁相环的可编程数字控制延迟线制造技术

本发明专利技术提供了一种应用于双环路延迟锁相环的可编程数字控制延迟线，可以提供两种分辨率的延迟量，一种低分辨率的延迟量，另一种高分辨率的延迟量。本发明专利技术的延迟线主要由第一延迟线和第二延迟线组成。第一延迟线主要有双延迟时间单元和单延迟时间单元组成。第二延迟线主要有双延迟时间单元组成。双延迟单元由两个MUX构成，在基于时间数字转换器的锁相环中提供偶数个MUX的固有延迟时间，第二种单延迟单元由三个MUX构成，在基于时间数字转换器的锁相环中提供奇数个MUX的固有延迟时间，通过控制字来改变输入信号的路径来达到粗调和精调的目的。同时可编程数字控制延迟线可以作为两个时间数字转换器的组成部分，也可以用于双环延迟锁相环的数字控制延迟线。

Programmable digital control delay line for dual loop delay phase locked loop

【技术实现步骤摘要】
应用于双环路延迟锁相环的可编程数字控制延迟线
本专利技术涉及锁相环
，特别涉及一种双环路锁相环的可编程数字控制延迟线。
技术介绍
在集成电路(IC)中，内部时钟信号通常需要由锁相环回路(delaylockedloop,DLL)的可编程数字控制线所产生。随着半导体技术、存储器芯片的发展及通信技术的快速发展，芯片的集成度越来越高、工作速度越来越快，使得芯片内部时钟信号的质量需求越来越高。由于全数字双环路延迟锁相环具有“零偏移”、低噪声、低抖动、易集成以及已于设计，同时还能产生相位差为180°的时钟信号的特点，因此适合应用于大规模高速芯片的时钟同步。全数字双环路延迟锁相环(DLL)的核心电路是可编程数字控制延迟线(DLCL)，它主要的作用就是根据数字控制信号产生一个与原输入时钟信号有一点过延迟时间的新的输出信号。通常可编程数字控制延迟线主要有粗调数字延迟线和精调数字控制延迟线组成。通常设计各级间延迟时间是相同的。通常精调数字控制延迟线的可调范围是一个粗调延迟单元的长度。目前，对于双环路的延迟锁相都需要两个粗调数字延迟线和两个精调数字控制延迟线来实现。然而，对于一个双环路延迟锁相环增加了两条不同延迟精度的延迟线，进而增加了全数字双环路延迟锁相环的面积。现有一种基于MUX结构的数字控制延迟线，如图1所示，主要有两条MUX延迟线组成。该基于MUX结构的数字控制延迟线只能用作粗调延迟单元。工作过程为：MUX结构的数字控制延迟线根据控制按照路径1来提供延迟时间，并且该结构不适用用于双环路延迟锁相环中。总之，目前需要本领域技术人员迫切解决的一个技术问题就是：如何减小双环路中数字控制延迟线的数量，来减小全数字双环路锁相环的面积，进而减小大规模高速芯片的面积。
技术实现思路
本专利技术的目的在于提供一种基于MUX结构的可编程数字控制延迟线结构，所要解决的问题是提供一种全数字双环路延迟锁相环，该结构可以有效地降低了全数字锁相环结构所需的晶体管数量，减小整个双环路锁相环的面积，降低双环路延迟锁相环的功耗。为解决上述技术问题，本专利技术提供一种基于MUX结构的可编程数字控制延迟线，包括：双延迟时间单元模块，所述双延迟时间单元模块主要由MUX1和MUX2级联组成，用于提供两个或零个MUX的固有延迟时间。单延迟时间单元模块，所述单延迟时间单元模块主要由三个MUX1级联组成，用于提供一个或零个MUX的固有延迟时间。第一延迟线模块，所述第一延迟线模块主要由N/2个双延迟时间单元模块和一个单延迟时间单元模块组成。第二延迟线模块，所述第二延迟线模块主要由N/2个双延迟时间单元模块组成。多路选择器模块，该模块主要用来根据多路选择器的控制信号来选择第二延迟线模块中的双延迟时间单元模块的输出信号作为与输入时钟信号有180°相位差的时钟信号。可选地，所述双延迟时间单元模块中的是由两个不同尺寸的MUX组成，且对于第一个MUX而言，同一输入信号从两个不同的输入端输入到输出的时间相等，对于第二个MUX而言，同一信号从两个不同的输入端输入到输出的时间不相等。可选地，所述的双延迟时间单元模块中，MUX1的一个输入端I1连接输入时钟信号，另一个输入端I0连接上一个双延迟时间单元模块的输出信号，MUX2的两个输入端均连接来自该模块的第一个MUX1的输出信号。可选地，所述的第一延迟线模块中，第一级双延迟时间单元模块中的第一个MUX1的输入端I0连接用于时间数字转换器的输入信号START2或时钟输入信号，输入端I1连接最后一级单延迟时间单元模块的输出。可选地，当锁相环处于初始化阶段时，第一组控制字的第一位设置为高电平，其余均设置为低电平，第二组控制字全部设置为低电平，使得可编程控制延迟线作为延迟锁相环的组成部分，提供内部环路的延时可选地，所述在单延迟时间单元模块中，第一个MUX1的输入端I1连接输入时钟信号，另一输入端连接上一级双延迟时间单元模块的输出信号，第二个MUX1的输入端I1连接第一个MUX的输出信号，另一输入端I0悬空，第三个MUX1的输入端I1连接第一个MUX的输出信号，另一个输入端I0连接第二个MUX1的输出信号。可选地，所述的第一延迟线模块中，最后一级单延迟时间单元模块中的第一个MUX1的输入端I0连接输入时钟信号，输入端I1连接上一级双延迟时间单元模块的输出。可选地，所述的第二延迟延迟线的最后一级双延迟时间单元的输出连接至第一级双延迟时间单元的一个MUX1的I0端，I1端输入START2信号，第二个MUX的输入端均连接第一个MUX的输出信号，第二级双延迟时间单元模块的第一个MUX的I0输入端连接第一延迟线模块的第一个双延迟时间单元模块的输出信号，I1输入端连接第二延迟线的上一级双延迟时间单元模块的输出信号。第二延迟线模块的第N/2级双延迟单元模块的第一个MUX的I0输入端连接第一延迟线模块的第N/2-1级双延迟时间单元模块的输出信号，I1输入端连接第二延迟线模块的上一级双延迟时间单元模块的输出信号可选地，MUX1的两个输入端连接两个尺寸一致的反相器。可选地，MUX2的I0输入端和I1输入端连接的两个反相器的尺寸不一致，其中I1连接的反向器与MUX1的输入端的反相器尺寸一致。可选地，多路选择器模块的输入端连接第二延迟线模块的每一个MUX的输出信号，多路选择器做用于180°相位差锁相环的组成部分，根据控制字选择其中一个完成与输入时钟信号相差180°的信号，当双环路锁相环在相位调整阶段时，将控制字编码之后送入可编程数字控制延迟线，根据控制字来实现整个锁相环的粗调和精调，多路选择器控制字C用来实现粗调控制。可选地，可编程数字控制延迟线设置有四组控制字，第一组控制字S控制着双延迟时间单元的第一个MUX选通路径和单延迟时间单元中的第三个MUX的选通路径，第二组控制信号Sa控制着第一延迟线的双延迟单元的第二个MUX的选通路径，第三组控制字信号D控制着第二延迟线的双延迟时间单元的第二个MUX的选通路径，第四组字控制为180°延迟锁相环的粗调控制字，可选地，第二延迟线模块的输出端输出零相位差的输出时钟信号，同时根据另一环路延迟锁相环(180°相位差延迟锁相环)的粗调控制字，控制多路选择器输出相位差为180°的输出时钟信号，该结构还可以通过控制字D来实现180°相位差延迟锁相环的精调。可选地，该结构用于基于时间数字转换的全数字双环路锁相环时，当所述第一延迟线模块用于时间数字转换器的相位差量化阶段时，所述第一延迟线模块的控制字S的第一位设置为低电平，其余均设置为高电平，控制字Sa全设置为高电平(“1”)，第一延迟线模块的输入信号沿着MUX1和MUX2的I1输入口往后传播。可选地，当所述第二延迟线模块用于时间数字转换器的相位差量化阶段时时，所述第一延迟线模块的控制字设置为S，使其START2信号从一个二选一MUX的I0输入端进入，沿着后续MUX延迟链的MUX的I1输入端进行传播，此时第二延迟线作为时间数字转换器的延迟链。可选本文档来自技高网...

【技术保护点】
1.一种应用于双环路延迟锁相环的可编程数字延迟线电路，包括功能转换模块，其特征在于，还包括：/n双延迟时间单元模块，所述双延迟时间单元模块包括互相级联的二选一多路选择器MUX1和MUX2，用于提供两个或零个MUX的固有延迟时间t

【技术特征摘要】
1.一种应用于双环路延迟锁相环的可编程数字延迟线电路，包括功能转换模块，其特征在于，还包括：
双延迟时间单元模块，所述双延迟时间单元模块包括互相级联的二选一多路选择器MUX1和MUX2，用于提供两个或零个MUX的固有延迟时间tMUX，其中固有时间tMUX是输入信号从MUX1的I0输入端或I1输入端输入到输出端的固有延迟时间，或是输入信号从MUX2的I1输入端输入到输出的固有延迟时间；
单延迟时间单元模块，所述单延迟时间单元模块包括三个互相级联二选一MUX1，用于提供一个或零个MUX的固有延迟时间；
第一延迟线模块，所述第一延迟线模块包括互相级联的N/2个双延迟时间单元模块和一个单延迟时间单元模块组成的N+1级延迟线；
第二延迟线模块，所述第二延迟线模块包括互相级联的N/2个双延迟时间单元模块级联构成的N级延迟线；
多路选择器模块，该模块主要用于根据多路选择器的控制信号来选择第二延迟线模块中的双延迟时间单元模块的输出信号，用于产生与输入时钟信号有180°相位差的输出时钟信号。


2.如权利要求1所述的应用于双环路延迟锁相环的可编程数字控制延迟线电路，其特征在于，所述多路选择器MUX1和MUX2的尺寸不一样，且对于MUX1而言，同一输入信号沿着两个不同的输入到输出路径的传播延迟相等，对于MUX2而言，同一信号沿着两个不同的输入到输出路径的传播延迟不相等。


3.如权利要求1或2所述的应用于双环路延迟锁相环的可编程数字延迟线电路，其特征在于，对于在一个双延迟时间单元模块中，MUX1的一个输入端I1连接输入时钟信号，另一个输入端I0连接上一级双延迟时间单元模块的输出信号，MUX2的两个输入端均连接来自该双延迟时间单元模块的MUX1的输出信号，对于在第一延迟线模块中，第一个双延迟时间单元模块中的MUX1的输入端I0连接用于时间数字转换器的延迟线输入信号START2，输入端I1连接输入时钟信号。


4.如权利要求1所述的应用于双环路延迟锁相环的可编程数字控制延迟线电路，其特征在于，在单延迟时间单元模块中，第一个MUX1的输入端I1连接输入时钟信号，另一输入端连接上一级双延迟时间单元模块的输出信号，第二个MUX1的输入端I1连接第一个MUX1的输出信号，另一输入端I0悬空，第三个MUX1的输入端I1连接第一个MUX1的输出信号，另一个输入端I0连接第二个MUX1的输出信号。


5.如权利要求4所述的应用于双环路延迟锁相环的可编程数字控制延迟线电路，其特征在于，在第一延迟线模块中，最后一级单延迟时间单元模块的输出连接到第一延迟线模块的第一级双延迟时间单元模块中...

【专利技术属性】
技术研发人员：王少昊，张世琳，吴巍，徐征，
申请(专利权)人：福州大学，
类型：发明
国别省市：福建;35