一种基于相位累加器的分数分频器制造技术

本实用新型专利技术公开了一种基于相位累加器的分数分频器，包括：频率控制字模块，用于确定相位累加器每次相位的递增量；N位相位累加器，与所述频率控制字模块相连，用于在系统时钟的触发下进行相位的累加，并把累加的相位输出；分频电路，与所述N位相位累加器相连，把所述N位相位累加器输出的相位与预设的值比较，实现占空比可调的分频时钟。本实用新型专利技术中相位累加器的位数N确定后，根据分频时钟和系统时钟的关系可以计算出频率控制字的值，频率控制字决定相位累加器的相位递增量，分频电路根据相位累加器输出的相位来输出分频时钟，可以产生占空比可调、分频比在2N到1/2之间的时钟，输出的分频时钟具有精度高、噪声小、相位抖动小的优点。

【技术实现步骤摘要】

本技术涉及数字电路设计领域，尤其是一种基于相位累加器的占空比可调的分数分频器。
技术介绍
数字电路设计中，分频器是一种常用的基本电路，虽然目前大多数基于可编程逻辑器件的设计中使用集成的锁相环进行分频、倍频以及相移，但是，在一些场合，使用自主设计的分频器仍有必要，一方面其不需要消耗太多逻辑资源即可实现，另一方面也可以节省锁相环资源。常用的分频主要有偶数倍分频、奇数倍分频和小数分频。其中偶数倍和奇数倍分频的实现相对简单，通过计数器计数就可完全实现。对于分数分频的基本原理是设计两个不同分频比的整数分频器，通过控制单位时间内两种分频比出现的不同次数来获得所需要小数分频值。比如设计一个分频系数为10.1的分频器，可以将分频器设计成9次10分频和1次11分频，其总的分频值为：F＝(9*10+1*11)/(9+1)＝10.1，这种实现方法由于分频器的分频值会不断改变，其分频后得到的信号抖动一般较大，需要改进。
技术实现思路
本技术的目的就是针对现有分数分频器的不足，提出一种可以产生占空比可调、精度高、信号质量好的分数分频器电路。为了解决上述问题，本技术提供一种基于相位累加器的分数分频器，包括：频率控制字模块，用于确定相位累加器每次相位的递增量；N位相位累加器，与所述频率控制字模块相连，用于在系统时钟的触发下进行相位的累加，并把累加的相位输出；分频电路，与所述N位相位累加器相连，
把所述N位相位累加器输出的相位与预设的值比较，实现占空比可调的分频时钟。本技术提供的基于相位累加器的分数分频器还具有以下技术特征：进一步地，所述的频率控制字模块输出的频率控制字取值范围为1至2N-1，N为自然数。进一步地，所述N位相位累加器由N位加法器和N位寄存器组成，用于完成相位的累加并把累加的相位值输出。进一步地，所述N位相位累加器的输入端与所述频率控制字模块和所述N位寄存器的输出端相连，所述N位加法器的输出端与所述N位寄存器的输入端连接。进一步地，所述分频电路由N位比较器和寄存器组成，将所述N位相位累加器输出的结果与设定的值进行比较，所述N位比较器的输出端与所述寄存器的输入端连接。进一步地，所述分频电路由N位比较器和寄存器组成，其中所述N位比较器中设定的值Z由占空比P决定，Z＝P*2N。进一步地，所述分频电路中，当所述N位相位累加器输出的相位值小于Z时，所述N位比较器输出高电平，当所述N位相位累加器输出的相位值大于Z时，所述N位比较器输出低电平。本技术具有如下有益效果：N位相位累加器的位数N确定后，根据分频时钟和系统时钟的关系可以计算出频率控制字的值，频率控制字决定N位相位累加器的相位递增量，分频电路根据N位相位累加器输出的相位来输出分频时钟，可以产生占空比可调、分频比在2N到1/2之间的时钟，输出的分频时钟具有精度高、噪声小、相位抖动小的优点。附图说明图1为本技术实施例的分数分频器的结构示意图；图2为本技术实施例的分数分频器中频率控制字K的示意图；图3为图1中的N位相位累加器的结构示意图；图4为本技术的具体电路示意图。具体实施方式下文中将参考附图并结合实施例来详细说明本技术。需要说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。如图1至图4所示，本技术的基于相位累加器的分数分频器的一个实施例中，该基于相位累加器的分数分频器包括：频率控制字模块1，用于确定相位累加器每次相位的递增量；N位相位累加器2，与频率控制字模块1相连，用于在系统时钟的触发下进行相位的累加，并把累加的相位输出；分频电路3，与N位相位累加器2相连，把N位相位累加器2输出的相位与预设的值比较，实现占空比可调的分频时钟。本技术具有如下有益效果：N位相位累加器的位数N确定后，根据分频时钟和系统时钟的关系可以计算出频率控制字的值，频率控制字决定N位相位累加器的相位递增量，分频电路根据N位相位累加器输出的相位来输出分频时钟，可以产生占空比可调、分频比在2N到1/2之间的时钟，输出的分频时钟具有精度高、噪声小、相位抖动小的优点。上述实施例中的的基于相位累加器的分数分频器还具有以下技术特征：频率控制字模块1输出的频率控制字取值范围为1至2N-1。如图2所示，以正弦信号为例，它的幅度不是线性的，但其相位却是线性增加的，根据这一特点，把一个相位周期360°平均分成2N份，其中N越大，输出时钟的精度越高，频率控制字K就是一次的相位递增量；假设系统基准时钟的频率为Fc，所需分频时钟的频率为Fo，每次转动一个角度360°/2N则可以产生一个频率为Fc/2N的相位递增量，只要选择合适的频率控制字K，使得Fo＝(Fc*K)/2N，就可以得到所需要的输出频率Fo；其中，N越大，输出频率的精度越高，频率控制字K决定了相位累加器每次相位增加的递增量，它的值可由公式K＝(Fo*2N)/Fc计
算得出。N位相位累加器2由N位加法器21和N位寄存器22组成，用于完成相位的累加并把累加的相位值输出。N位相位累加器2的输入端与频率控制字模块1和N位寄存器22的输出端相连，N位加法器21的输出端与N位寄存器22的输入端连接。在每个系统时钟的触发下N位加法器21对频率控制字K进行累加，把累加的结果存储到N位寄存器22中，输出给后面的分频电路3。分频电路3由N位比较器和寄存器组成，将N位相位累加器2输出的结果与设定的值进行比较，N位比较器的输出端与寄存器的输入端连接，其中N位比较器中设定的值Z由占空比P决定，Z＝P*2N；当N位相位累加器2输出的相位值小于Z时，N位比较器输出高电平，当N位相位累加器2输出的相位值大于Z时，N位比较器输出低电平。具体而言，其中N位比较器的一端同N位相位累加器2的输出连接，另一端是预设的值Z，Z可以根据占空比的要求计算得出，N位比较器输出的结果同寄存器相连，寄存器的输出为分频时钟，若要求占空比的值为P,由于一个相位周期是0到2N-1的循环，那么，Z＝P*2N；当相位值小于Z时，比较器输出高电平；相位值大于Z时，比较器输出低电平，由此可实现所要求的占空比。在具体实施时，如在UART的应用中，需要提供精确的波特率时钟，取N的值为32，假设系统基准时钟Fc的频率为27MHz，波特率为9600b/s,带入计算K的公式，可得频率控制字K为1527100，每一个时钟到来，图3所示的N位相位累加器2对相位的累加值为1527100，并把累加的结果存储在N位寄存器22中。分频电路3由N位比较器和寄存器组成，比较器把相位累加器输出的相位值和预设值Z进行比较，其中，预设值取决于占空比P，若P＝50％,N＝32,那么Z＝P*2N，得出预设值Z为231，当相位值小于Z时，比较器输出高电平，当相位值大于Z时，比较器输出低电平。比较器输出的结果经过一级寄存器后输出，即可得频率为9600Hz的分频时钟。最后应说明的是：以上实施例仅用以说明本技术的技术方案，而非对其限制；尽管参照前述实施例对本技术进行了详细的说明，本领域的普通
技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本本文档来自技高网...

【技术保护点】
一种基于相位累加器的分数分频器，包括：频率控制字模块，用于确定相位累加器每次相位的递增量；N位相位累加器，与所述频率控制字模块相连，用于在系统时钟的触发下进行相位的累加，并把累加的相位输出；分频电路，与所述N位相位累加器相连，把所述N位相位累加器输出的相位与预设的值比较。

【技术特征摘要】
1.一种基于相位累加器的分数分频器，包括：频率控制字模块，用于确定相位累加器每次相位的递增量；N位相位累加器，与所述频率控制字模块相连，用于在系统时钟的触发下进行相位的累加，并把累加的相位输出；分频电路，与所述N位相位累加器相连，把所述N位相位累加器输出的相位与预设的值比较。2.根据权利要求1所述的基于相位累加器的分数分频器，其特征在于，所述的频率控制字模块输出的频率控制字取值范围为1至2N-1。3.根据权利要求2所述的基于相位累加器的分数分频器，其特征在于，所述N位相位累加器由N位加法器和N位寄存器组成，用于完成相位的累加并把累加的相位值输出。4.根据权利要求3所述的基于相位累加器的分数分频器，其特征在于，所述N位相位累加器的输入...

【专利技术属性】
技术研发人员：刘晓强，李毅，陈松，
申请(专利权)人：北京东方惠尔图像技术有限公司，
类型：新型
国别省市：北京;11