基于ＦＰＧＡ的高速低延迟浮点累加器及其实现方法技术

本发明专利技术公开了一种基于ＦＰＧＡ的高速低延迟浮点累加器及其实现方法。本发明专利技术的浮点累加器包括一个浮点加法器单元、Ｎ个中间结果缓冲器、输入控制单元和输出控制单元。本发明专利技术的浮点累加实现方法对整个累加计算过程进行分级，不同级数的累加计算过程交叉进行，不同级数的累加计算中间结果分级存储；同时，完全采用流水线方式工作，大大提高内部浮点加法器利用效率，浮点累加计算最终结果的输出具有较低的延迟。本发明专利技术通过对内部浮点加法器单元输入数据的动态分配，提高浮点加法器的利用效率，从而能够在所需逻辑或ＤＳＰ资源消耗不大的同时，保证较高的运算速度和较低的延迟。

【技术实现步骤摘要】

本专利技术涉及FPGA技术及高性能计算
，具体来说是一种基于FPGA的高速 低延迟浮点累加器及其实现方法。
技术介绍
浮点累加运算是浮点计算中的一个重要操作，在过程控制、数字信号处理等领域 广泛存在。以前的浮点运算系统通常采用通用浮点处理器或DSP实现，虽然具有技术较为 成熟、实现工具完善、编程简单等优点，但是由于其内部结构的限制，处理器在进行计算时 经常会出现缓存扑空(Cache Miss)等现象，影响系统计算性能。基于通用处理器和DSP技 术的设计通常持续计算性能只能维持在其峰值计算性能的10% 33%，无法取得很高的 计算性能。近年来FPGA技术取得了飞速发展，已经从最初只能面向纯逻辑替代的应用转变 为能够面向复杂的计算密集型应用。最新推出的FPGA器件中，不仅集成有丰富的可配置逻 辑块资源(Configurable Logic Block，CLB)，还包括大量面向计算密集应用的DSP单元、块 状RAM(Block RAM, BRAM)和用于高速串行通信的RocketIO GTP收发器单元。同时为方便 FPGA的调试，各FPGA厂商还推出了片内逻辑分析测试工具(如Xil本文档来自技高网...

【技术保护点】
一种基于ＦＰＧＡ的高速低延迟浮点累加器，其特征在于，包括：一个浮点加法器单元，用于对输入的浮点数进行加法操作，所述的浮点数包括原始数据和各级浮点累加运算的中间结果数据；以及用于对输入的浮点数的标志位进行与相应的浮点数的加法操作同步的延迟；Ｎ个中间结果缓冲器单元，分别与各级浮点累加运算对应，用于缓存各级浮点累加运算的中间结果；输入控制单元，用于接收原始数据和各级浮点累加运算的中间结果数据，并对不同来源的数据设立不同的优先级，按照优先级高低将相同优先级的成对数据输入到浮点加法器单元进行加法操作，同时给每对输入到浮点加法器单元的数据设立标志位，标示对于当前数据对进行加法操作所属的浮点累加运算级数；其...

【技术特征摘要】
1.一种基于FPGA的高速低延迟浮点累加器，其特征在于，包括一个浮点加法器单元，用于对输入的浮点数进行加法操作，所述的浮点数包括原始数 据和各级浮点累加运算的中间结果数据；以及用于对输入的浮点数的标志位进行与相应的 浮点数的加法操作同步的延迟；N个中间结果缓冲器单元，分别与各级浮点累加运算对应，用于缓存各级浮点累加运算 的中间结果；输入控制单元，用于接收原始数据和各级浮点累加运算的中间结果数据，并对不同来 源的数据设立不同的优先级，按照优先级高低将相同优先级的成对数据输入到浮点加法器 单元进行加法操作，同时给每对输入到浮点加法器单元的数据设立标志位，标示对于当前 数据对进行加法操作所属的浮点累加运算级数；其中，对不同来源的数据设立不同的优先 级，为将原始数据设为最高优先级，对于各级浮点累加运算的中间结果数据，其对应的浮 点累加运算级数越高，其优先级越高；输出控制单元，用于根据所述的浮点加法器单元同步延迟输出的标志位，确定浮点加 法器单元当前输出的数据所属的浮点累加运算级数，判断所述的浮点加法器单元输出的当 前加法操作的计算结果是中间结果还是最终结果，将中间结果存入相应浮点累加运算级数 的中间结果缓冲器单元；将最终结果输出。2.如权利要求1所述的基于FPGA的高速低延迟浮点累加器，其特征在于，所述的浮点 加法器单元使用FPGA内部逻辑资源或可配置的DSP模块实现。3.如权利要求1或2所述的基于FPGA的高速低延迟浮点累加器，其特征在于，所述的 浮点加法器单元采用多级流水线的方式实现。4.如权利要求1所述的基于FPGA的高速低延迟浮点累加器，其特征在于，所述的中间 结果缓冲器单元利用FPGA内部fifo实现。5.如权利要求1或4所述的基于FPGA的高速低延迟浮点累加器，其特征在于，所述的 中间结果缓冲器单元的大小和类型由各级浮点累加运算得到的中间结果数据量确定。6.一种基于FPGA的高速低延...

【专利技术属性】
技术研发人员：陈耀武，袁龙涛，周凡，
申请(专利权)人：浙江大学，
类型：发明
国别省市：86[中国|杭州]