用于多个线数据信号的时钟恢复电路制造技术

提供了包括接收机电路和时钟提取电路的时钟恢复电路。接收机电路可被适配成解码多条数据线路上的差分编码信号，其中至少一个数据码元被差分编码在差分编码信号的状态转变中。时钟提取电路可被适配成从自这些状态转变导出的状态转变信号获取时钟信号，而同时又补偿不同数据线路中的偏斜并掩蔽数据状态转变毛刺。

【技术实现步骤摘要】
【国外来华专利技术】用于多个线数据信号的时钟恢复电路根据35U.S.C.§119的优先权要求本专利申请要求以下优先权：2013年3月7日提交的题为“CircuitToRecoverAClockSignalFromMultipleWireDataSignalsThatChangesStateEveryStateCycleAndIsImmuneToDataInter-LaneSkewAsWellAsDataStateTransitionGlitches(用以从多个线数据信号恢复在每一状态循环改变状态并且对数据的通道间偏斜以及数据状态转变毛刺免疫的时钟信号的电路)”的美国临时申请No.61/774,247，2013年3月7日提交的题为“TranscodingMethodForMulti-WireSignalingThatEmbedsClockInformationInTransitionOfSignalState(用于将时钟信息嵌在信号状态转变中的多线信令的转码方法)”的美国临时申请No.61/774,408，以及2013年3月13日提交的题为“TranscodingMethodForMulti-WireSignalingThatEmbedsClockInformationInTransitionOfSignalState(用于将时钟信息嵌在信号状态转变中的多线信令的转码方法)”的美国临时申请No.61/778,768，所有这些申请被转让给本申请受让人并且由此通过援引明确纳入于此。领域本公开涉及在多线数据信号传递的循环内传送时钟信号。
技术介绍
在多信号数据传递(例如，多线差分信令，诸如3相或N阶乘低电压差分信令(LVDS))中，可进行转码(例如，一种编码类型到另一编码类型的数字-数字数据转换)以便通过在每一码元循环引起码元转变而不是在单独的数据通道(差分传输路径)中发送时钟信息的方式来嵌入码元时钟信息。通过这一转码来嵌入时钟信息是最小化时钟与数据信号之间的偏斜并消除用锁相环(PLL)来从数据信号中恢复时钟信息的必要性的有效方式。时钟和数据恢复(CDR)电路是从多个数据信号中提取数据信号以及时钟信号的解码器电路。然而，从其状态转变表示时钟事件的多个数据信号来进行时钟恢复经常由于数据信号的通道间偏斜或者数据转变时的中间或无法确定的数据信号状态导致的毛刺信号而在其恢复出的时钟信号上遭受非预期尖峰脉冲。因此，需要最小化模拟延迟并且在具有不同数量的导体的多信号系统中可伸缩的高效毛刺移除电路。概述提供了包括接收机电路和时钟提取电路的时钟恢复电路。接收机电路可被适配成解码多条数据线路上的差分编码信号，其中至少一个数据码元被差分编码在该差分编码信号的状态转变中。在一个示例中，该多条数据线路是三条或更多条线路。时钟提取电路可从自这些状态转变导出的状态转变信号获取时钟信号，而同时又补偿不同数据线路中的偏斜并掩蔽数据状态转变毛刺。时钟提取电路可包括被用于获取该时钟信号的第一状态转变信号的反馈延迟实例(SDRCLK)。在第一示例中，时钟提取电路可包括比较器、置位-复位锁存器、以及模拟延迟设备。比较器可将第一状态转变信号的第一实例(SI)与第一状态转变信号的电平锁存实例(S)进行比较并输出比较信号(NE)。置位-复位锁存器可以从比较器接收比较信号(NE)并输出比较信号的经滤波版本(NEFLT)。模拟延迟设备可以接收比较信号的经滤波版本(NEFLT)并输出第一状态转变信号的延迟实例(SDRCLK)，其中该第一状态转变信号的延迟实例(SDRCLK)被用来获取时钟信号(DDRCLK)。置位-复位锁存器可基于第一状态转变信号的延迟实例(SDRCLK)来复位。时钟提取电路还可包括接收第一状态转变信号(SI)并输出第一状态转变信号的电平锁存实例(S)的电平锁存器，其中电平锁存器基于第一状态转变信号的延迟实例(SDRCLK)来被触发。在第二示例中，时钟提取电路可包括比较器、置位-复位锁存器、第一模拟延迟设备、单稳逻辑、以及第二模拟延迟设备。比较器可将第一状态转变信号的第一实例(SI)与第一状态转变信号的电平锁存实例(S)进行比较并输出比较信号(NE)。置位-复位锁存器可以从比较器接收比较信号(NE)并输出比较信号的经滤波版本(NEFLT)。第一模拟延迟设备可接收比较信号的经滤波版本(NEFLT)并输出比较信号的经滤波版本的延迟实例(NEDEL)。单稳逻辑可接收经滤波比较信号(NEFLT)以及比较信号的经滤波版本的延迟实例(NEDEL)并输出比较信号的第二经滤波版本(NE1SHOT)。第二模拟延迟设备可以接收比较信号的第二经滤波版本(NE1SHOT)并输出第一状态转变信号的延迟实例(SDRCLK)，其中该第一状态转变信号的延迟实例(SDRCLK)被用来获取时钟信号(DDRCLK)。置位-复位锁存器可基于第一状态转变信号的延迟实例(SDRCLK)来被复位。时钟提取电路还可包括接收第一状态转变信号(SI)并输出第一状态转变信号的电平锁存实例(S)的电平锁存器，其中电平锁存器基于第一状态转变信号的延迟实例(SDRCLK)来触发的。在第三示例中，时钟提取电路可包括比较器、置位-复位锁存器、第一模拟延迟设备、单稳逻辑、第二模拟延迟设备、以及第三模拟延迟设备。比较器可将第一状态转变信号的第一实例(SI)与第一状态转变信号的电平锁存实例(S)进行比较并输出比较信号(NE)。置位-复位锁存器可以从比较器接收比较信号(NE)并输出比较信号的经滤波版本(NEFLT)。第一模拟延迟设备接收比较信号的经滤波版本(NEFLT)并输出比较信号的经滤波版本的延迟实例(NEDEL)。单稳逻辑可接收经滤波比较信号(NEFLT)以及比较信号的经滤波版本的延迟实例(NEDEL)并输出比较信号的第二经滤波版本(NE1SHOT)。第二模拟延迟设备可以接收比较信号的第二经滤波版本(NE1SHOT)并输出第一状态转变信号的第一延迟实例(SDRCLK0)，其中该第一状态转变信号的第一延迟实例(SDRCLK0)被用来获取时钟信号。第三模拟延迟设备可接收第一状态转变信号的第一延迟实例(SDRCLK0)并输出第一状态转变信号的第二延迟实例(SDRCLK)。置位-复位锁存器可基于第一状态转变信号的第二延迟实例(SDRCLK)来被复位。时钟提取电路还可包括接收第一状态转变信号(SI)并输出第一状态转变信号的电平锁存实例(S)的电平锁存器，其中电平锁存器基于第一状态转变信号的第二延迟实例(SDRCLK)来被触发。在第四示例中，时钟提取电路可包括比较器、置位-复位锁存器、第一模拟延迟设备、单稳逻辑、第二模拟延迟设备、第三模拟延迟设备、以及触发器。比较器可将第一状态转变信号的第一实例(SI)与第一状态转变信号的电平锁存实例(S)进行比较并输出比较信号(NE)。置位-复位锁存器可以从比较器(1304)接收比较信号(NE)并输出比较信号的经滤波版本(NEFLT)。第一模拟延迟设备可接收比较信号的经滤波版本(NEFLT)并输出比较信号的经滤波版本的延迟实例(NEDEL)。单稳逻辑可接收经滤波比较信号(NEFLT)以及比较信号的经滤波版本的延迟实例(NEDEL)并输出比较信号的第二经滤波版本(NE1SHOT)。第二模拟延迟设本文档来自技高网...

【技术保护点】
一种时钟恢复电路，包括：接收机电路，其被适配成解码多条数据线路上的差分编码信号，其中至少一个数据码元被差分编码在所述差分编码信号的状态转变中；以及时钟提取电路，所述时钟提取电路从自所述状态转变导出的状态转变信号获取时钟信号，而同时又补偿不同数据线路中的偏斜，并掩蔽数据状态转变毛刺。

【技术特征摘要】
【国外来华专利技术】2013.03.07 US 61/774,247;2013.03.07 US 61/774,408;1.一种时钟恢复电路，包括：接收机电路，其被适配成解码多条数据线路上的差分编码信号，其中至少一个数据码元被差分编码在所述差分编码信号的状态转变中；以及时钟提取电路，所述时钟提取电路适配成从自所述状态转变导出的状态转变信号获取时钟信号，所述时钟提取电路包括适配成补偿不同数据线路中的偏斜并掩蔽数据状态转变毛刺的一个或多个组件，其中所述时钟提取电路包括：比较器，所述比较器将所述状态转变信号中的第一状态转变信号(SI)与所述第一状态转变信号的电平锁存实例(S)进行比较并输出比较信号(NE)；置位-复位锁存器，所述置位-复位锁存器从比较器接收所述比较信号(NE)并输出所述比较信号的经滤波版本(NEFLT)；以及模拟延迟设备，所述模拟延迟设备接收所述比较信号的经滤波版本(NEFLT)并输出所述第一状态转变信号的反馈延迟实例(SDRCLK)，其中所述第一状态转变信号的反馈延迟实例(SDRCLK)被用来获取所述时钟信号(DDRCLK)。2.如权利要求1所述的时钟恢复电路，其特征在于，所述置位-复位锁存器基于所述第一状态转变信号的反馈延迟实例(SDRCLK)来被复位。3.如权利要求1所述的时钟恢复电路，其特征在于，所述时钟提取电路还包括：电平锁存器，所述电平锁存器接收所述第一状态转变信号(SI)并输出所述第一状态转变信号的电平锁存实例(S)，其中所述电平锁存器基于所述第一状态转变信号的反馈延迟实例(SDRCLK)来被触发。4.一种时钟恢复电路，包括：接收机电路，其被适配成解码多条数据线路上的差分编码信号，其中至少一个数据码元被差分编码在所述差分编码信号的状态转变中；以及时钟提取电路，所述时钟提取电路适配成从自所述状态转变导出的状态转变信号获取时钟信号，所述时钟提取电路包括适配成补偿不同数据线路中的偏斜并掩蔽数据状态转变毛刺的一个或多个组件，其中所述时钟提取电路包括：比较器，所述比较器将所述状态转变信号中的第一状态转变信号(SI)与所述第一状态转变信号的电平锁存实例(S)进行比较并输出比较信号(NE)；置位-复位锁存器，所述置位-复位锁存器从比较器接收所述比较信号(NE)并输出所述比较信号的经滤波版本(NEFLT)；第一模拟延迟设备，所述第一模拟延迟设备接收所述比较信号的经滤波版本(NEFLT)并输出所述比较信号的经滤波版本的延迟实例(NEDEL)；单稳逻辑，所述单稳逻辑接收所述比较信号的经滤波版本(NEFLT)以及所述比较信号的经滤波版本的延迟实例(NEDEL)并输出所述比较信号的第二经滤波版本(NE1SHOT)；以及第二模拟延迟设备，所述第二模拟延迟设备接收所述比较信号的第二经滤波版本(NE1SHOT)并输出所述第一状态转变信号的反馈延迟实例(SDRCLK)，其中所述第一状态转变信号的反馈延迟实例(SDRCLK)被用来获取所述时钟信号(DDRCLK)。5.如权利要求4所述的时钟恢复电路，其特征在于，所述置位-复位锁存器基于所述第一状态转变信号的反馈延迟实例(SDRCLK)来被复位。6.如权利要求4所述的时钟恢复电路，其特征在于，所述时钟提取电路还包括：电平锁存器，所述电平锁存器接收所述第一状态转变信号(SI)并输出所述第一状态转变信号的电平锁存实例(S)，其中所述电平锁存器基于所述第一状态转变信号的反馈延迟实例(SDRCLK)来被触发。7.一种时钟恢复电路，包括：接收机电路，其被适配成解码多条数据线路上的差分编码信号，其中至少一个数据码元被差分编码在所述差分编码信号的状态转变中；以及时钟提取电路，所述时钟提取电路适配成从自所述状态转变导出的状态转变信号获取时钟信号，所述时钟提取电路包括适配成补偿不同数据线路中的偏斜并掩蔽数据状态转变毛刺的一个或多个组件，其中所述时钟提取电路包括：比较器，所述比较器将所述状态转变信号中的第一状态转变信号(SI)与所述第一状态转变信号的电平锁存实例(S)进行比较并输出比较信号(NE)；置位-复位锁存器，所述置位-复位锁存器从比较器接收所述比较信号(NE)并输出所述比较信号的经滤波版本(NEFLT)；第一模拟延迟设备，所述第一模拟延迟设备接收所述比较信号的经滤波版本(NEFLT)并输出所述比较信号的经滤波版本的延迟实例(NEDEL)；单稳逻辑，所述单稳逻辑接收所述比较信号的经滤波版本(NEFLT)以及所述比较信号的经滤波版本的延迟实例(NEDEL)并输出所述比较信号的第二经滤波版本(NE1SHOT)；第二模拟延迟设备，所述第二模拟延迟设备接收所述比较信号的第二经滤波版本(NE1SHOT)并输出所述第一状态转变信号的第一延迟实例(SDRCLK0)，其中所述第一状态转变信号的第一延迟实例(SDRCLK0)被用来获取所述时钟信号；以及第三模拟延迟设备，所述第三模拟延迟设备接收所述第一状态转变信号的第一延迟实例(SDRCLK0)并输出所述第一状态转变信号的反馈延迟实例(SDRCLK)。8.如权利要求7所述的时钟恢复电路，其特征在于，所述置位-复位锁存器基于所述第一状态转变信号的反馈延迟实例(SDRCLK)来被复位。9.如权利要求7所述的时钟恢复电路，其特征在于，所述时钟提取电路还包括：电平锁存器，所述电平锁存器接收所述第一状态转变信号(SI)并输出所述第一状态转变信号的电平锁存实例(S)，其中所述电平锁存器基于所述第一状态转变信号的反馈延迟实例(SDRCLK)来被触发。10.一种时钟恢复电路，包括：接收机电路，其被适配成解码多条数据线路上的差分编码信号，其中至少一个数据码元被差分编码在所述差分编码信号的状态转变中；以及时钟提取电路，所述时钟提取电路适配成从自所述状态转变导出的状态转变信号获取时钟信号，所述时钟提取电路包括适配成补偿不同数据线路中的偏斜并掩蔽数据状态转变毛刺的一个或多个组件，其中所述时钟提取电路包括：比较器，所述比较器将所述状态转变信号中的第一状态转变信号(SI)与所述第一状态转变信号的电平锁存实例(S)进行比较并输出比较信号(NE)；置位-复位锁存器，所述置位-复位锁存器从比较器接收所述比较信号(NE)并输出所述比较信号的经滤波版本(NEFLT)；第一模拟延迟设备，所述第一模拟延迟设备接收所述比较信号的经滤波版本(NEFLT)并输出所述比较信号的经滤波版本的延迟实例(NEDEL)；单稳逻辑，所述单稳逻辑接收所述比较信号的经滤波版本(NEFLT)以及所述比较信号的经滤波版本的延迟实例(NEDEL)并输出所述比较信号的第二经滤波版本(NE1SHOT)；第二模拟延迟设备，所述第二模拟延迟设备接收所述比较信号的第二经滤波版本(NE1SHOT)并输出所述第一状态转变信号的第一延迟实例(SDRCLK1)，其中所述第一状态转变信号的第一延迟实例(SDRCLK1)被用来获取所述时钟信号；第三模拟延迟设备，所述第三模拟延迟设备接收所述第一状态转变信号的第一延迟实例(SDRCLK1)并输出所述第一状态转变信号的第二延迟实例(SDRCLK2)；以及触发器，所述触发器接收所述第一状态转变信号(SI)并输出所述第一状态转变信号的电平锁存实例(S)，其中所述触发器基于所述第一状态转变信号的第一延迟实例(SDRCLK2)来被触发。11.如权利要求10所述的时钟恢复电路，其特征在于，所述置位-复位锁存器基于所述第一状态转变信号的第二延迟实例(SDRCLK2)来被复位。12.如权利要求1、4、7和10中任一项所述的时钟恢复电路，其特征在于，所述多条数据线路是三条或更多条线路。13.一种用于恢复时钟信号的方法，包括：解码多条数据线路上的差分编码信号，其中至少一个数据码元被差分编码在所述差分编码信号的状态转变中；从自所述状态转变导出的状态转变信号获取时钟信号；在获取所述时钟信号的同时还补偿不同数据线路中的偏斜；以及在获取所述时钟信号的同时还掩蔽数据状态转变毛刺，其中获取所述时钟信号包括：将所述状态转变信号中的第一状态转变信号(SI)与所述第一状态转变信号的实例(S)进行比较以提供比较信号(NE)；对所述比较信号(NE)进行滤波以提供所述比较信号的经滤波版本(NEFLT)；以及延迟所述比较信号的经滤波版本(NEFLT)以提供所述第一状态转变信号的反馈延迟实例(SDRCLK)，其中所述第一状态转变信号的反馈延迟实例(SDRCLK)被用来获取所述时钟信号(DDRCLK)。14.一种用于恢复时钟信号的方法，包括：解码多条数据线路上的差分编码信号，其中至少一个数据码元被差分编码在所述差分编码信号的状态转变中；从自所述状态转变导出的状态转变信号获取时钟信号；在获取所述时钟信号的同时还补偿不同数据线路中的偏斜；以及在获取所述时钟信号的同时还掩蔽数据状态转变毛刺，其中获取所述时钟信号包括：将所述状态转变信号中的第一状态转变信号(SI)与所述第一状态转变信号的电...

【专利技术属性】
技术研发人员：S·森戈库，C·李，G·A·威利，J·张，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国;US