锁存器与其操作方法与比较器技术

一种锁存器与其操作方法与使用该锁存器的比较器。此锁存器包括第一、第二交叉耦合对以及第一、第二晶体管对。第一交叉耦合对的第一与第二电流路径的第一端分別耦接至第一晶体管对的第一与第二晶体管的第一端。第二交叉耦合对的第三与第四电流路径的第一端分別耦接至第二晶体管对的第三与第四晶体管的第一端。第三与第四晶体管的控制端分別耦接至第一与第二电流路径。第一与第二晶体管的控制端分別耦接至第三与第四电流路径。

【技术实现步骤摘要】
锁存器与其操作方法与比较器
本专利技术是有关于一种电子电路，且特別是有关于一种锁存器(latch)与其操作方法与使用该锁存器的比较器。
技术介绍
低供给电压(low supply voltage)电路设计是低功率应用的研究趋势。为了达至IJ低功率消耗而把电路的供给电压降低，这是一种常见的手段。但是随着供给电压降低，一般锁存器在操作上可能会遇到许多的瓶颈，例如操作速度会变慢，延迟时间明显上升等。 图1所示为一般锁存器200的电路方块图，其通过两个交叉耦合对电路叠接而成。在信号转态过程中，当图1所示锁存器200的信号OUTP=信号OUTN时，电路将操作于共模(common mode)条件。此时，图1所示锁存器200电路可简化为直流半电路示意图，如图2所示。在共模操作条件下，且不考虑通道长度调变效应的影响，假设NMOS晶体管与PMOS晶体管特性相同，为了使所有的NMOS晶体与PMOS晶体管皆得到最大的跨导(transconductance)，以获得最大的信号放大增益，必须使得图2的信号OUTP=OUTn= (Vdd-Vss)/2。若要让晶体管得到更大的信号增益，进以提升锁存器200电路的操作速度，须使得晶体管的过驱动电压(overdrive voltage)提升。然而，对于锁存器200电路结构而言，提升过驱动电压可能是无法达成的，因OUTP与OUTN的最大直流电压操作条件为(Vdd-Vss)/2。
技术实现思路
本专利技术的一种锁存器包括第一交叉稱合对(cross-coupled pair)电路、第一晶体管对(transistor pair)电路、第二晶体管对电路以及第二交叉稱合对电路。第一交叉率禹合对电路包含第一电流路径与第二电流路径，其中第一电流路径的控制端耦接至第二电流路径，而第二电流路径的控制端耦接至第一电流路径。第二交叉耦合对电路包含第三电流路径与第四电流路径，其中第三电流路径的控制端耦接至第四电流路径，第四电流路径的控制端耦接至第三电流路径。第一晶体管对电路包含第一晶体管与第二晶体管。第一晶体管的控制端耦接至第三电流路径，第一晶体管的第一端耦接至第一电流路径的第一端。第二晶体管的控制端耦接至第四电流路径，第二晶体管的第一端耦接至第二电流路径的第一端。第二晶体管对电路包含第三晶体管与第四晶体管。第三晶体管的控制端耦接至第一电流路径，第三晶体管的第一端耦接至第三电流路径的第一端。第四晶体管的控制端耦接至第二电流路径，第四晶体管的第一端耦接至第四电流路径的第一端。 本专利技术的一种锁存器的操作方法包括:配置包含有一第一电流路径与一第二电流路径的一第一交叉耦合对电路，其中该第一电流路径的一控制端耦接至该第二电流路径，而该第二电流路径的一控制端耦接至该第一电流路径；配置包含有一第一晶体管与一第二晶体管的一第一晶体管对电路，其中该第一晶体管的第一端耦接至该第一电流路径的第一端，而该第二晶体管的第一端耦接至该第二电流路径的第一端；配置包含有一第三晶体管与一第四晶体管的一第二晶体管对电路，其中该第三晶体管的控制端耦接至该第一电流路径，而该第四晶体管的控制端耦接至该第二电流路径；配置包含有一第三电流路径与一第四电流路径的一第二交叉耦合对电路，其中该第三电流路径的一控制端耦接至该第四电流路径，该第四电流路径的一控制端耦接至该第三电流路径，该第三电流路径的第一端耦接至该第三晶体管的第一端，该第四电流路径的第一端耦接至该第四晶体管的第一端，该第一晶体管的控制端耦接至该第三电流路径，而该第二晶体管的控制端耦接至该第四电流路径；在将一输入信号注入所述第一电流路径、所述第二电流路径、所述第三电流路径或所述第四电流路径后的一信号转态期间，由该第一交叉耦合对电路以及该第二交叉耦合对电路将注入的该输入信号放大；以及在稳态期间，由所述第一晶体管对电路截止所述第一电流路径或所述第二电流路径的静态电流，以及由所述第二晶体管对电路截止所述第三电流路径或所述第四电流路径的静态电流。 本专利技术的一种比较器包括第一交叉耦合对电路、第一晶体管对电路、第二晶体管对电路、第二交叉耦合对电路、第一开关、第二开关、控制电路以及动态前置放大器电路。第一交叉耦合对电路包含第一电流路径与第二电流路径，其中第一电流路径的控制端耦接至第二电流路径，而第二电流路径的控制端耦接至第一电流路径。第二交叉耦合对电路包含第三电流路径与第四电流路径，其中第三电流路径的控制端耦接至第四电流路径，第四电流路径的控制端耦接至第三电流路径。第一晶体管对电路包含第一晶体管与第二晶体管，其中第一晶体管的第一端耦接至第一电流路径的第一端，第二晶体管的第一端耦接至第二电流路径的第一端。第二晶体管对电路包含第三晶体管与第四晶体管，其中第三晶体管的控制端耦接至第一交叉耦合对电路的第一电流路径，而第四晶体管的控制端耦接至第一交叉耦合对电路的第二电流路径。第三电流路径的第一端耦接至第三晶体管的第一端，第四电流路径的第一端耦接至第四晶体管的第一端，第一晶体管的控制端耦接至第三电流路径，而第二晶体管的控制端耦接至第四电流路径。第一开关的第一端耦接至该第一电流路径的第二端与该第二电流路径的第二端，该第一开关的第二端耦接至第一电源电压。第二开关的第一端耦接至该第三电流路径的第二端与该第四电流路径的第二端，该第二开关的第二端耦接至第二电源电压。控制电路包括第一控制电路、第二控制电路或第三控制电路。动态前置放大器电路依照第一输入信号与第二输入信号进行前置放大器操作，以对应输出第一内部信号与第二内部信号至所述控制电路。其中，所述第一控制电路包括第三开关、第四开关、第五开关、第六开关与第七开关；该第三开关的第一端耦接至该第三晶体管的控制端；该第三开关的第二端耦接至参考电压；该第四开关的第一端耦接至该第四晶体管的控制端；该第四开关的第二端耦接至该参考电压；该第五开关的第一端耦接至该第一晶体管的控制端；该第六开关的第一端耦接至该第二晶体管的控制端；该第七开关的第一端耦接至该第五开关的第二端与该第六开关的第二端；该第七开关的第二端耦接至该参考电压；该动态前置放大器电路输出该第一内部信号至该第四开关的控制端与该第五开关的控制端；以及该动态前置放大器电路输出该第二内部信号至该第三开关的控制端与该第六开关的控制端。其中，所述第二控制电路包括第三开关与第四开关；该第三开关的第一端耦接至该第三晶体管的控制端；该第三开关的第二端耦接至参考电压；该第四开关的第一端耦接至该第四晶体管的控制端；该第四开关的第二端耦接至该参考电压；该动态前置放大器电路输出该第一内部信号至该第四开关的控制端；以及该动态前置放大器电路输出该第二内部信号至该第三开关的控制端。其中，所述第三控制电路包括第五开关、第六开关与第七开关；该第五开关的第一端耦接至该第一晶体管的控制端；该第六开关的第一端耦接至该第二晶体管的控制端；该第七开关的第一端耦接至该第五开关的第二端与该第六开关的第二端；该第七开关的第二端耦接至该参考电压；该动态前置放大器电路输出该第一内部信号至第五开关的控制端，以及该动态前置放大器电路输出该第二内部信号至第六开关的控制端。 为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。本文档来自技高网...

【技术保护点】
一种锁存器，其特征在于，包括：第一交叉耦合对电路，包含第一电流路径与第二电流路径，其中该第一电流路径的控制端耦接至该第二电流路径，而该第二电流路径的控制端耦接至该第一电流路径；第一晶体管对电路，包含第一晶体管与第二晶体管，其中该第一晶体管的第一端耦接至该第一电流路径的第一端，该第二晶体管的第一端耦接至该第二电流路径的第一端；第二晶体管对电路，包含第三晶体管与第四晶体管，其中该第三晶体管的控制端耦接至该第一交叉耦合对电路的该第一电流路径，而该第四晶体管的控制端耦接至该第一交叉耦合对电路的该第二电流路径；以及第二交叉耦合对电路，包含第三电流路径与第四电流路径，其中该第三电流路径的控制端耦接至该第四电流路径，该第四电流路径的控制端耦接至该第三电流路径，该第三电流路径的第一端耦接至该第三晶体管的第一端，该第四电流路径的第一端耦接至该第四晶体管的第一端，该第一晶体管的控制端耦接至该第三电流路径，而该第二晶体管的控制端耦接至该第四电流路径。

【技术特征摘要】
2013.09.04 TW 1021318151.一种锁存器,其特征在于,包括: 第一交叉耦合对电路，包含第一电流路径与第二电流路径，其中该第一电流路径的控制端耦接至该第二电流路径，而该第二电流路径的控制端耦接至该第一电流路径； 第一晶体管对电路，包含第一晶体管与第二晶体管，其中该第一晶体管的第一端耦接至该第一电流路径的第一端，该第二晶体管的第一端耦接至该第二电流路径的第一端；第二晶体管对电路，包含第三晶体管与第四晶体管，其中该第三晶体管的控制端耦接至该第一交叉耦合对电路的该第一电流路径，而该第四晶体管的控制端耦接至该第一交叉耦合对电路的该第二电流路径；以及 第二交叉耦合对电路，包含第三电流路径与第四电流路径，其中该第三电流路径的控制端耦接至该第四电流路径，该第四电流路径的控制端耦接至该第三电流路径，该第三电流路径的第一端耦接至该第三晶体管的第一端，该第四电流路径的第一端耦接至该第四晶体管的第一端，该第一晶体管的控制端耦接至该第三电流路径，而该第二晶体管的控制端耦接至该第四电流路径。2.如权利要求1所述的锁存器，其特征在于，该第一交叉耦合对电路与该第二晶体管对电路为第一导电型，而该第一晶体管对电路与该第二交叉耦合对电路为第二导电型。3.如权利要求1所述的锁存器，其特征在于，该第一交叉耦合对电路包括: 第五晶体管，配置于该第一电流路径中，其中该第五晶体管的第一端作为该第一电流路径的第一端，而该第五晶体管的控制端作为该第一电流路径的该控制端；以及 第六晶体管，配置于该第二电流路径中，其中该第六晶体管的第一端作为该第二电流路径的第一端而耦接至该第五晶体管的该控制端，而该第六晶体管的控制端作为该第二电流路径的该控制端而耦接至该第五晶体管的该第一端。4.如权利要求3所述的锁存器，其特征在于，该第一交叉耦合对电路更包括: 第一阻抗，其第一端耦接至该第五晶体管的第二端；以及 第二阻抗，其第一端耦接至该第六晶体管的第二端。5.如权利要求1所述的锁存器，其特征在于，该第二交叉耦合对电路包括: 第五晶体管，配置于该第三电流路径中，其中该第五晶体管的第一端作为该第三电流路径的第一端，而该第五晶体管的控制端作为该第三电流路径的该控制端；以及 第六晶体管，配置于该第四电流路径中，其中该第六晶体管的第一端作为该第四电流路径的第一端而耦接至该第五晶体管的控制端，而该第六晶体管的控制端作为该第四电流路径的该控制端而耦接至该第五晶体管的第一端。6.如权利要求5所述的锁存器，其特征在于，该第二交叉耦合对电路更包括: 第一阻抗，其第一端耦接至该第五晶体管的第二端；以及 第二阻抗，其第一端耦接至该第六晶体管的第二端。7.如权利要求1所述的锁存器，其特征在于，该第三晶体管的第二端与该第四晶体管的第二端耦接至第一电源电压，而该第一晶体管的第二端与该第二晶体管的第二端耦接至第二电源电压。8.如权利要求1所述的锁存器，其特征在于，该第一晶体管对电路更包括: 第五晶体管，其第一端耦接至该第一晶体管的第二端，该第五晶体管的控制端耦接至该第一晶体管的控制端；以及 第六晶体管，其第一端耦接至该第二晶体管的第二端，该第六晶体管的控制端耦接至该第二晶体管的控制端。9.如权利要求8所述的锁存器，其特征在于，该第一晶体管对电路更包括: 第一开关，其第一端耦接至该第一晶体管的第二端，该第一开关的控制端耦接至时脉信号，以及该第一开关的第二端耦接至参考电压；以及 第二开关，其第一端耦接至该第二晶体管的第二端，该第二开关的控制端耦接至该时脉信号，以及该第二开关的第二端耦接至该参考电压。10.如权利要求8所述的锁存器，其特征在于，该第一晶体管对电路更包括: 开关，其第一端耦接至该第一晶体管的第二端，该开关的第二端耦接至该第二晶体管的第二端，以及该开关的控制端耦接至时脉信号。11.如权利要求1所述的锁存器，其特征在于，该第二晶体管对电路更包括: 第五晶体管，其第一端耦接至该第三晶体管的第二端，该第五晶体管的控制端耦接至该第三晶体管的控制端；以及 第六晶体管，其第一端耦接至该第四晶体管的第二端，该第六晶体管的控制端耦接至该第四晶体管的控制端。12.如权利要求11所述的锁存器，其特征在于，该第二晶体管对电路更包括: 第一开关，其第一端耦接至该第三晶体管的第二端，该第一开关的控制端耦接至时脉信号，以及该第一开关的第二端耦接至参考电压；以及 第二开关，其第一端耦接至该第四晶体管的第二端，该第二开关的控制端耦接至该时脉信号，以及该第二开关的第二端耦接至该参考电压。13.如权利要求11所述的锁存器，其特征在于，该第二晶体管对电路更包括: 开关，其第一端耦接至该第三晶体管的第二端，该开关的第二端耦接至该第四晶体管的第二端，以及该开关的控制端耦接至时脉信号。14.如权利要求1所述的锁存器，其特征在于，该第一电流路径的第二端与该第二电流路径的第二端耦接至第一电源电压，以及该第三电流路径的第二端与该第四电流路径的第二端耦接至第二电源电压。15.如权利要求1所述的锁存器，其特征在于，更包括: 第一开关，其第一端耦接至该第一电流路径的第二端与该第二电流路径的第二端，该第一开关的第二端耦接至第一电源电压；以及 第二开关，其第一端耦接至该第三电流路径的第二端与该第四电流路径的第二端，该第二开关的第二端耦接至第二电源电压。16.如权利要求1所述的锁存器，其特征在于，更包括: 第一开关，其第一端耦接至该第三晶体管的控制端，该第一开关的第二端耦接至参考电压；以及 第二开关，其第一端耦接至该第四晶体管的控制端，该第二开关的第二端耦接至该参考电压。17.如权利要求16所述的锁存器，其特征在于，更包括: 第三开关，其第一端耦接至该第一晶体管的控制端； 第四开关，其第一端耦接至该第二晶体管的控制端；以及 第五开关，其第一端耦接至该第三开关的第二端与该第四开关的第二端，该第五开关的第二端耦接至该参考电压。18.如权利要求17所述的锁存器，其特征在于，更包括: 第六开关，其第一端耦接至该第一电流路径的第二端与该第二电流路径的第二端，该第六开关的第二端耦接至第一电源电压；以及 第七开关，其第一端耦接至该第三电流路径的第二端与该第四电流路径的第二端，该第七开关的第二端耦接至第二电源电压。19.如权利要求16所述的锁存器，其特征在于，更包括: 动态前置放大器电路，其依照第一输入信号与第二输入信号进行前置放大器操作，以对应输出第一内部信号至该第二开关的控制端与该第三开关的控制端，以及对应输出第二内部信号至该第一开关的控制端与该第四开关的控制端。20.如权利要求19所述的锁存器，其特征在于，该动态前置放...

【专利技术属性】
技术研发人员：蔡嘉明，郭柏均，陈博玮，
申请(专利权)人：财团法人工业技术研究院，
类型：发明
国别省市：中国台湾;71