双端口SRAM的时序控制电路制造技术

本发明专利技术公开了一种双端口SRAM的时序控制电路，单元结构对应的两条位线节点和地之间分别串联有3个NMOS管。NMOS管的栅极分别连接对应的字线、脉冲信号和时间控制信号。各脉冲信号由对应时钟信号输入到第一脉冲产生器中分别形成。地址信号通过地址锁存器后输入到地址比较器中进行比较并输出地址比较结果到时间控制信号产生器中，脉冲信号进行与运算后输入到时间控制信号产生器中并输出时间控制信号；两个地址信号相同时地址比较结果为1；不同时，地址比较结果为0；两个脉冲信号的与结果为0时，时间控制信号为1；两个脉冲信号的与结果为1时，时间控制信号为地址比较结果的反相信号。本发明专利技术能降低SRAM操作功耗且不影响读可靠性。

【技术实现步骤摘要】
双端口SRAM的时序控制电路
本专利技术涉及一种半导体集成电路制造，特别是涉及一种双端口静态随机存储器(SRAM)的时序控制电路。
技术介绍
双端口SRAM能够通过两个端口分别对SRAM单元进行读写，每个端口都有对应的一套地址总线，数据总线和控制信号。两个端口可以同时对同一地址的SRAM单元进行读取，也能每个端口分别读取不同的SRAM单元，这两种情形的读电流大小是不一一样的，其中两个端口同时读取同一地址的SRAM单元时的读取电流最小。如图1所示，是现有双端口SRAM的读写示意图。位线BLA和字线WLA对应第一端口，位线BLB和字线WLB对应于第二端口。当两个端口同时读取同一地址时，同一地址的MOS晶体管M102a和M102b都打开且两者的读电流分别为MOS晶体管M101的电流的一半，读电流公式为以下公式(1)。当一个地址只被一个端口读取时，同一地址的MOS晶体管M102a和M102b中只有一个打开且其读电流等于MOS晶体管M101的电流，读电流公式为以下公式(2)。上述公式(1)和(2)中MOS晶体管M101工作于非饱和区，MOS晶体管M102a或102b工作于饱和区，Iread，dual和Vread，dual分别表示两个端口同时读取同一地址时的读电流和读电压，Iread，single和Vread，single分别表示只有一个端口读取同一地址时的读电流和读电压，Kpg表示MOS晶体管M102a或102b的电流公式的系数，VDD表示电源电压，Vtpg表示MOS晶体管M102a或102bM101的阈值电压，Kpd表示MOS晶体管M101的电流公式的系数，Vtpd表示MOS晶体管M101的阈值电压。SRAM单元结构(cell)具有三种工作状态，分别为：选择状态(Select)、半选状态(HalfSelect)和静态(Static)，三种状态的功耗模型分别为：Select:位线(Bitcell)对位线电容CBL放电，功耗可用如下公式(3)表示：PSelct＝Iread·Twl·Vdd·f(3)；公式(3)中Pselect表示选择状态SRAM单元结构功耗，Iread表示SRAM单元结构的读电流，Twl表示读操作时字线为高电平的时间，f表示频率。HalfSelct:一定时间内的放电通路，功耗可用如下公式(4)表示：Phalf＝Ipre·Twl·Vdd·f(4)；公式(4)中Phalf表示选择状态SRAM单元结构功耗，Ipre表示SRAM单元结构的预充电电流。Static：功耗由漏电(Leakage)确定。Twl由所需Bitline压差△VBL决定，可由如下公式(5)表示：公式(5)中ΔVBL表示位线压差，即同一条位线在读取前后的电压差。由公式(3)至(5)可知，通过降低Twl能够降低SRAM单元操作功耗，而通过提高位线的放电速度则能降低Twl，因此如何实现通过双端的操作地址变化动态调整Twl，最后实现SRAM单元操作功耗的降低成为本专利技术的研究课题。
技术实现思路
本专利技术所要解决的技术问题是提供一种双端口SRAM的时序控制电路，能降低SRAM操作功耗且不影响读可靠性。为解决上述技术问题，本专利技术提供的双端口SRAM的时序控制电路包括：各SRAM单元结构对应的所述第一位线节点和地之间串联有第一NMOS管、第二NMOS管和第三NMOS管，各所述SRAM单元结构对应的第二位线节点和地之间串联有第四NMOS管、第五NMOS管和第六NMOS管。所述第一NMOS管的栅极连接第一字线、所述第四NMOS管的栅极连接第二字线，所述第二NMOS管的栅极连接第一脉冲信号、所述第五NMOS管的栅极连接第二脉冲信号，所述第三NMOS管的栅极和所述第五NMOS管的栅极都连接时间控制信号。第一时钟信号和第一地址信号从第一端口输入，第二时钟信号和第二地址信号从第二端口输入。所述第一时钟信号和所述第二时钟信号输入到第一脉冲产生器中分别形成所述第一脉冲信号和所述第二脉冲信号，通过多个所述SRAM单元对所述第一位线放电产生所述第一脉冲信号的下降沿、通过多个所述SRAM单元对所述第二位线放电产生所述第二脉冲信号的下降沿，所述第一脉冲信号的上升沿在所述第一时钟信号的上升沿处产生，所述第二脉冲信号的上升沿在所述第二时钟信号的上升沿处产生。所述第一地址信号和所述第二地址信号通过地址锁存器后输入到地址比较器中进行比较，所述地址比较器输出地址比较结果到时间控制信号产生器中，所述第一脉冲信号和所述第二脉冲信号进行与运算后输入到所述时间控制信号产生器中，所述时间控制信号产生器输出所述时间控制信号。当所述第一地址信号和所述第二地址信号相同时，所述地址比较结果为1；当所述第一地址信号和所述第二地址信号不相同时，所述地址比较结果为0。当所述第一脉冲信号和所述第二脉冲信号的与结果为0时，所述时间控制信号为1；当所述第一脉冲信号和所述第二脉冲信号的与结果为1时，所述时间控制信号为所述地址比较结果的反相信号。进一步的改进是，所述第一时钟信号和所述第二时钟信号的频率不同，相位异步。进一步的改进是，所述地址比较器包括多个异或门，多个或非门。各所述异或门分别对所述第一地址信号和所述第二地址信号的各相同位进行异或运算并输出由各位异或运算值组成的地址异或信号。各所述或非门分别对所述地址异或信号中的二位以上进行或非运算并输出相应或非运算结果。对各所述或非门输出的或非运算结果进行与运算形成所述地址比较结果。进一步的改进是，所述时间控制信号产生器包括由第一PMOS管和第七NMOS管组成的传输门，所述第一PMOS管和所述第七NMOS管的漏极都连接所述地址比较结果，所述第一PMOS管的栅极连接所述第一脉冲信号和所述第二脉冲信号的与信号的反相信号，所述第七NMOS管的栅极连接所述第一脉冲信号和所述第二脉冲信号的与信号。所述第一PMOS管和所述第七NMOS管的源极连接在一起并通过一反相器后输出所述时间控制信号。所述第一PMOS管和所述第七NMOS管的源极还通过第八NMOS管接地，所述第八NMOS管的栅极连接所述第一脉冲信号和所述第二脉冲信号的与信号的反相信号。本专利技术通过在各SRAM单元结构对应的位线节点和地之间串联3各NMOS管，时间控制信号为高电平时能够加快对应位线的放电速度，在位线放电结束后通过将第一或第二脉冲信号的切换为下降沿能够实现Twl即读操作是字线为高电平的时间的降低，从而能降低SRAM操作功耗。同时，本专利技术在两个端口同时对同一地址的SRAM单元结构进行异步读取时，时间控制信号并不一直保持高电平信号，所以能避免对位线放电速度也即Twl的过度调整，能够保证位线读取前后的压差保持大于一定值，从而避免了位线读取前后的压差过小带来的读操作可靠性问题，所以本专利技术对Twl的调整幅度能自适应到异步的双端时钟，并保证读操作可靠性。同时两个端口同时对同一地址的SRAM单元结构进行异步读取时，读取电流较一个端口单独读取一地址时的读取电流小，所以两个端口同时对同一地址读取时能保持较低的操作功耗。附图说明下面结合附图和具体实施方式对本专利技术作进一步详细的说明：图1是现有双端口SRAM的读写示意图；图2是本专利技术实施例双端口SRAM的时序控制电路图；图3A-图3F是本专利技术较佳实施例双端口SRAM的时序控制电路图；图4本文档来自技高网...

【技术保护点】
一种双端口SRAM的时序控制电路，其特征在于：各SRAM单元结构对应的所述第一位线节点和地之间串联有第一NMOS管、第二NMOS管和第三NMOS管，各所述SRAM单元结构对应的第二位线节点和地之间串联有第四NMOS管、第五NMOS管和第六NMOS管；所述第一NMOS管的栅极连接第一字线、所述第四NMOS管的栅极连接第二字线，所述第二NMOS管的栅极连接第一脉冲信号、所述第五NMOS管的栅极连接第二脉冲信号，所述第三NMOS管的栅极和所述第五NMOS管的栅极都连接时间控制信号；第一时钟信号和第一地址信号从第一端口输入，第二时钟信号和第二地址信号从第二端口输入；所述第一时钟信号和所述第二时钟信号输入到第一脉冲产生器中分别形成所述第一脉冲信号和所述第二脉冲信号，通过多个所述SRAM单元对所述第一位线放电产生所述第一脉冲信号的下降沿、通过多个所述SRAM单元对所述第二位线放电产生所述第二脉冲信号的下降沿，所述第一脉冲信号的上升沿在所述第一时钟信号的上升沿处产生，所述第二脉冲信号的上升沿在所述第二时钟信号的上升沿处产生；所述第一地址信号和所述第二地址信号通过地址锁存器后输入到地址比较器中进行比较，所述地址比较器输出地址比较结果到时间控制信号产生器中，所述第一脉冲信号和所述第二脉冲信号进行与运算后输入到所述时间控制信号产生器中，所述时间控制信号产生器输出所述时间控制信号；当所述第一地址信号和所述第二地址信号相同时，所述地址比较结果为1；当所述第一地址信号和所述第二地址信号不相同时，所述地址比较结果为0；当所述第一脉冲信号和所述第二脉冲信号的与结果为0时，所述时间控制信号为1；当所述第一脉冲信号和所述第二脉冲信号的与结果为1时，所述时间控制信号为所述地址比较结果的反相信号。...

【技术特征摘要】
1.一种双端口SRAM的时序控制电路，其特征在于：各SRAM单元结构对应的第一位线节点和地之间串联有第一NMOS管、第二NMOS管和第三NMOS管，各所述SRAM单元结构对应的第二位线节点和地之间串联有第四NMOS管、第五NMOS管和第六NMOS管；所述第一NMOS管的栅极连接第一字线、所述第四NMOS管的栅极连接第二字线，所述第二NMOS管的栅极连接第一脉冲信号、所述第五NMOS管的栅极连接第二脉冲信号，所述第三NMOS管的栅极和所述第五NMOS管的栅极都连接时间控制信号；第一时钟信号和第一地址信号从第一端口输入，第二时钟信号和第二地址信号从第二端口输入；所述第一时钟信号和所述第二时钟信号输入到第一脉冲产生器中分别形成所述第一脉冲信号和所述第二脉冲信号，通过多个所述SRAM单元对所述第一位线放电产生所述第一脉冲信号的下降沿、通过多个所述SRAM单元对所述第二位线放电产生所述第二脉冲信号的下降沿，所述第一脉冲信号的上升沿在所述第一时钟信号的上升沿处产生，所述第二脉冲信号的上升沿在所述第二时钟信号的上升沿处产生；所述第一地址信号和所述第二地址信号通过地址锁存器后输入到地址比较器中进行比较，所述地址比较器输出地址比较结果到时间控制信号产生器中，所述第一脉冲信号和所述第二脉冲信号进行与运算后输入到所述时间控制信号产生器中，所述时间控制信号产生器输出所述时间控制信号；当所述第一地址信号和所述第二地址信号相同时，所述地址比较结果为1；当所述第一地址信号和所述第二地址信号不相...

【专利技术属性】
技术研发人员：钱一骏，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31