数字电路设计的时序分析方法及其系统技术方案

本发明专利技术提供一种数字电路设计的时序分析方法及其系统。时序分析方法包括下列步骤。获得集成电路设计，其中此集成电路设计运作于多个工作模式。针对集成电路设计的这些工作模式分别产生多个提取时序模型，其中每个提取时序模型包括非芯片变异部分以及芯片变异部分。将这些工作模式对应的这些提取时序模型整合为非芯片变异时序模型以及芯片变异时序模型，其中在产生非芯片变异时序模型时不考虑这些工作模式的芯片变异部分。以及，依据非芯片变异时序模型以及芯片变异时序模型来分析集成电路设计的时序验证。本发明专利技术可以大幅减少后端布线工具所读入的时序模型数量，增加布线工具在进行静态时序分析的效率及准确性。

【技术实现步骤摘要】

本专利技术是有关于一种数字集成电路(Integratedcircuit，简称IC)设计的分析及模拟技术，且特别是有关于一种数字电路设计的时序分析(timinganalysis)方法及其系统。
技术介绍
为了简化数字电路的设计复杂度，使用者可使用数字电路设计程序及其中内建的程序库(library)模块(model)来设计所需的电路，并将其数字电路设计进行电路的功能验证，藉以判断数字电路设计是否能够顺利达到使用者的功能需求。由于电路结构的实现需要考虑相当多的电子电路及电磁特性，例如考量到电路中各个元件的摆放位置、线路长度对于信号、时序以及电力传递的影响等，因此数字电路会通过布线(Auto-Place-Route，简称APR)工具来进行后续电路相关的实现与验证。为了针对每个数字电路设计进行时序分析，会在门层级(gate-level)中对每个数字电路设计依照其电路结构以及变化性(variation)以信号模拟的方式来获得关于延迟(delay)及时序验证(timingchecking)的时序参数，这些时序参数可以组成多个时序弧线(timingarc)。藉此，布线工具便可仅通过这些时序弧线来分析电路设计的时序模型，而不用得知整个电路架构及元件位置。这些特定的时序参数的集合信息被称为是提取时序模型(extractedtimingmodel，简称ETM)。上述变异的来源可以包括制造变异、装置疲劳、环境变异、锁相回路变异等。然而，无论变异的分类为何，这些变异的来源显然会使数字电路设计的分析及模拟更为困难，因此必须在时序分析期间将这些变异多加精确考虑。以往提取时序模型(ETM)的产生流程是将每个电路设计(例如，单个知识产权设计(IPdesign)元件)中的每个工作模式都分别产生不同的ETM，并对每个ETM依照其芯片变异进行增补调校(derating)，使得每个电路设计可能会对应到多个ETM。由于布线工具必须在内建自我测试(built-inself-test，简称BIST)阶段或功能(function)验证阶段考虑此电路设计的时序验证是否符合使用者需求，因此必须将每个工作模式下的ETM提供给布线工具以作为参考。然而，目前所知的布线工具都无法读入单个电路设计中完整的所有ETM，并且仅能通过第一个读取到的ETM作为此电路设计的参考，而无法考虑到在其他ETM中的时序数据。换句话说，目前的布线工具无法完全分析单个电路设计中所有ETM的时序数据。因此，如何有效地让布线工具能顺利地依照单个电路设计在不同工作模式中所对应的多个ETM来进行电路分析，便是数字电路设计技术中一直存在的问题。
技术实现思路
本专利技术提供一种数字电路设计的时序分析方法及系统，通过整合单个电路设计中多个工作模式所对应的多个提取时序模型，以大幅减少后端布线工具所读入的时序模型数量，增加布线工具在进行静态时序分析的效率及准确性。本专利技术提出一种数字电路设计的时序分析方法，其包括下列步骤：获得集成电路设计，其中此集成电路设计运作于多个工作模式；针对此集成电路设计的这些工作模式分别产生多个提取时序模型，其中每个提取时序模型包括非芯片变异部分以及芯片变异部分；将这些工作模式对应的这些提取时序模型整合为非芯片变异时序模型以及芯片变异时序模型，其中在产生此非芯片变异时序模型时不考虑这些工作模式的芯片变异部分；以及，依据此非芯片变异时序模型以及此芯片变异时序模型来模拟此集成电路设计的时序验证。在本专利技术的一实施例中，上述的非芯片变异部分包括逻辑门延迟分析信息组(logicgatedelayanalysisinformationset)以及时序弧线检验信息组(timingarcverificationinformationset)。上述的芯片变异部分包括芯片设定调校信息(chipsetupderatinginformation)以及芯片保持调校信息(chipholdderatinginformation)。所述逻辑门延迟分析信息组包括至少一个组合电路元件延迟信息(combinationalcelldelaymessage)、至少一个顺序电路元件延迟信息(sequentialcelldelaymessage)以及时脉频宽信息(pulsewidthmessage)。逻辑门延迟分析信息组及时序弧线检验信息组不包括有关于芯片变异的信号设定边界因子(signalsetupmarginfactor)以及信号保持边界因子(signalholdmarginfactor)。在本专利技术的一实施例中，上述的芯片设定调校信息包括一芯片设定边界信息(chipsetupmarginmessage)以考量芯片变异。芯片保持调校信息包括一芯片保持边界信息(chipholdmarginmessage)以考量芯片变异。芯片设定边界信息与芯片保持边界信息可分别使用不同的芯片变异调校因子(on-chipvariationderatingfactors)来进行芯片变异的增补调校。在本专利技术的一实施例中，分别产生这些提取时序模型可包括下列步骤：在产生所述非芯片变异时序模型时，不考虑所述芯片设定调校信息以及所述芯片保持调校信息。在本专利技术的一实施例中，分别产生该些提取时序模型可包括下列步骤：采用全域芯片变异增补调校技术(globalon-chipvariationsupplementderatingtechnique)以产生所述提取时序模型。在本专利技术的一实施例中，模拟所述集成电路设计的时序验证可包括下列步骤：将所述非芯片变异时序模型以及所述芯片变异时序模型汇入布线工具以进行静态时序分析流程(statictiminganalysis)。在本专利技术的一实施例中，模拟所述集成电路设计的时序验证还可包括下列步骤：将关于芯片变异的信号设定边界因子以及信号保持边界因子汇入所述布线工具以进行静态时序分析流程。在本专利技术的一实施例中，上述的所有提取时序模型都采用相同的程序库(librarycorner)来产生。从另一角度来看，本专利技术提出一种数字电路设计的时序分析系统，其适用于电脑装置。此时序分析系统包括传输模块、时序提取模块、时序模型整合模块以及时序分析模块。传输模块用以接收集成电路设计，其中所述集成电路设计运作于多个工作模式。时序提取模块用以针对所述集成电路设计的这些工作模式分别产生多个提取时序模型，其中每个提取时序模型包括非芯片变异部分以及芯片变异部分。时序模型整合模块用以将这些工作模式对应的这些提取时序模型整合为一非芯片变异时序模型以及一芯片变异时序模型，其中在产生此非芯片变异时序模型时不考虑这些工作模式的芯片变异部分。时序分析模块依据此非芯片变异时序模型以及此芯片变异时序模型来模拟此集成电路设计的时序验证。本数字电路设计的时序分析系统的其余实施细节请参照上述说明，在此不加赘述。从另一角度来看，本专利技术提出一种电脑可读取储存媒体，用以储存电脑程序，此电脑程序用以载入至电脑系统中并且使得电脑系统执行如上述的数字电路设计的时序分析方法。基于上述，本专利技术实施例将单个数字电路设计中多个工作模式所对应的多个提取时序模型(ETM)进行整合以形成两个特殊的提取时序模型(也即，非芯片变异时序模型(NOCVETM)以本文档来自技高网...

【技术保护点】
一种数字电路设计的时序分析方法，其特征在于，包括：获得集成电路设计，其中所述集成电路设计运作于多个工作模式；针对所述集成电路设计的该些工作模式分别产生多个提取时序模型，其中每个提取时序模型包括非芯片变异部分以及芯片变异部分；将该些工作模式对应的该些提取时序模型整合为非芯片变异时序模型以及芯片变异时序模型，其中在产生所述非芯片变异时序模型时不考虑该些工作模式的所述芯片变异部分；以及依据所述非芯片变异时序模型以及所述芯片变异时序模型来模拟所述集成电路设计的时序验证。

【技术特征摘要】
1.一种数字电路设计的时序分析方法，其特征在于，包括：获得集成电路设计，其中所述集成电路设计运作于多个工作模式；针对所述集成电路设计的该些工作模式分别产生多个提取时序模型，其中每个提取时序模型包括非芯片变异部分以及芯片变异部分；将该些工作模式对应的该些提取时序模型整合为非芯片变异时序模型以及芯片变异时序模型，其中在产生所述非芯片变异时序模型时不考虑该些工作模式的所述芯片变异部分；以及依据所述非芯片变异时序模型以及所述芯片变异时序模型来模拟所述集成电路设计的时序验证。2.根据权利要求1所述的时序分析方法，其特征在于，所述非芯片变异部分包括逻辑门延迟分析信息组以及时序弧线检验信息组，所述芯片变异部分包括芯片设定调校信息以及芯片保持调校信息，其中所述逻辑门延迟分析信息组包括至少一组合电路元件延迟信息、至少一顺序电路元件延迟信息以及时脉频宽信息，且所述逻辑门延迟分析信息组及所述时序弧线检验信息组不包括有关于芯片变异的信号设定边界因子以及信号保持边界因子。3.根据权利要求2所述的时序分析方法，其特征在于，所述芯片设定调校信息包括芯片设定边界信息以考量所述芯片变异，所述芯片保持调校信息包括芯片保持边界信息以考量所述芯片变异，且所述芯片设定边界信息与所述芯片保持边界信息分别使用不同的芯片变异调校因子来进行所述芯片变异的增补调校。4.根据权利要求2所述的时序分析方法，其特征在于，分别产生该些提取时序模型包括下列步骤：在产生所述非芯片变异时序模型时，不考虑所述芯片设定调校信息以及所述芯片保持调校信息。5.根据权利要求2所述的时序分析方法，其特征在于，分别产生该些提取时序模型包括下列步骤：采用全域芯片变异增补调校技术以产生该些提取时序模型。6.根据权利要求1所述的时序分析方法，其特征在于，模拟所述集成电
\t路设计的时序验证包括下列步骤：将所述非芯片变异时序模型以及所述芯片变异时序模型整合为提取时序模型文件；以及将所述非芯片变异时序模型以及所述芯片变异时序模型汇入布线工具以进行静态时序分析流程。7.根据权利要求6所述的时序分析方法，其特征在于，模拟所述集成电路设计的时序验证还包括下列步骤：将关于所述芯片变异的信号设定边界因子以及信号保持边界因子汇入所述布线工具以进行所述静态时序分析流程。8.根据权利要求1所述的时序分析方法，其特征在于...

【专利技术属性】
技术研发人员：廖登楠，傅得栒，廖信雄，蔡振弘，蔡旻修，
申请(专利权)人：创意电子股份有限公司，台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71