消除零脉宽的电压域到时域的过零检测电路制造技术

本发明专利技术涉及模数转换技术。本发明专利技术针对现有的电压域到时域过零检测中出现零脉宽的问题，提供一种消除零脉宽的电压域到时域的过零检测电路，包括第一输入端、第二输入端、第一时钟输入端、第二时钟输入端、输出端、参考电平输入端一及参考电平输入端二，包括预判电路、参考电平转换电路、过零整形电路及输出电路，所述第一输入端、第二输入端及第一时钟输入端分别与预判电路及过零整形电路连接，所述预判电路分别与参考电平转换电路、过零整形电路及输出电路连接，所述参考电平转换电路分别与过零整形电路、参考电平输入端一及参考电平输入端二连接，所述过零整形电路分别与输出电路、第一输入端、第二输入端及第二时钟输入端连接，所述输出电路与输出端连接。适用于电压域到时域的过零检测电路。

【技术实现步骤摘要】
消除零脉宽的电压域到时域的过零检测电路
本专利技术涉及模数转换技术，特别涉及适用于电压域到时域的过零检测电路。
技术介绍
随着模数转换向着低功耗、高速、高精度的方向发展，工艺尺寸的减小，电源电压 的降低，在电压域处理信号越来越困难，所以出现了将电压域幅值信号转换到时域脉宽信 号新的处理方法。时域脉宽信号的处理是在数字电路中完成的，而随着工艺尺寸的减小，数 字电路的优势将会越来越大，可以说，将信号从电压域线性转换到时域里处理将使得系统 性能有很大的提高。但这种新的处理方式带来的新的问题：当电压域幅值信号为零时，时域 里的脉宽信号也为零脉宽，而零脉宽在数字电路中无法识别，直接影响模数转换的精度。 现有的消除零脉宽的方法如下两种：一、保证电压域输入一直为正或一直为负，则 得到的电压域输出也一直为正或者负，所有电压域幅值信号就会以相同的方向通过零点， 通过调节幅值信号到达零点的时间来实现时域信号的整体平移的目的，从而摆脱零脉宽的 束缚，该方式存在如下问题：为了保证电压域输出信号一直为正或者一直为负，对电路的动 态范围有很高的要求，并且在电压域信号大摆幅情况下，将很难保证放电电流高线性度，特 别是在电源电压进一步降低之后，这些问题将更加严重；为了解决上述动态范围的问题，有 研究人员以单端的形式实现上述功能，可以缓解动态范围的压力，但同时也存下如下问题： 以单端实现的功能的电路对噪声的抑制能力低。二、在已经得到时域信号的基础上，将所有 脉宽信号都拼接一个小脉宽信号，从简解决零脉宽的问题，但该方法存在如下问题：很难进 行精确叠加，因为拼接技术需要相互叠加才能保证信号的连续性，若叠加部分超过信号本 身的宽度，则信号会被湮没，会引入非线性。
技术实现思路
本专利技术所要解决的技术问题，就是提供一种消除零脉宽的电压域到时域的过零检 测电路，以解决现有的电压域到时域过零检测中出现零脉宽的问题。 本专利技术解决所述技术问题，采用的技术方案是，消除零脉宽的电压域到时域的过 零检测电路，包括第一输入端、第二输入端、第一时钟输入端、第二时钟输入端、输出端、参 考电平输入端一及参考电平输入端二，包括预判电路、参考电平转换电路、过零整形电路及 输出电路，所述第一输入端、第二输入端及第一时钟输入端分别与预判电路及过零整形电 路连接，所述预判电路分别与参考电平转换电路、过零整形电路及输出电路连接，所述参考 电平转换电路分别与过零整形电路、参考电平输入端一及参考电平输入端二连接，所述过 零整形电路分别与输出电路、第一输入端、第二输入端及第二时钟输入端连接，所述输出电 路与输出端连接； 所述预判电路，用于根据输入信号的正负得到的转换控制信号，控制参考电平转 换电路； 所述参考电平转换电路，用于根据预判电路的转换控制信号，对参考电平进行转 换，并将转换后的参考电平传输到过零整形电路； 所述过零整形电路，用于将转换后的参考电平进一步转换成与输入信号正负相关 的失调电压，所述失调电压用于延长正负值的过零时间，使最终得到的时域脉宽都在原有 信号的基础上叠加了固定时间脉宽。 具体的，所述预判电路包括电源输入端、第一NMOS晶体管、第二NOMS晶体管、第三 PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、第七NMOS晶体管、第 八NMOS晶体管、第九PMOS晶体管、第十PMOS晶体管、第i^一 NMOS晶体管、第十二NMOS晶体 管、第十三PMOS晶体管、第十四PMOS晶体管、第十五NMOS晶体管、第十六NOMS晶体管、第 一电流源、第一与门、第二与门及第一电流源；所述时钟信号输入端分别与第十三PMOS晶 体管及第十五NMOS晶体管的栅端连接，第十三PMOS晶体管的源端及第十四PMOS晶体管的 源端分别与电源输入端连接，第十三PMOS晶体管分别与第十五NMOS晶体管的漏端、第十四 PMOS晶体管的栅端、第十六NOMS晶体管的栅端、第九PMOS晶体管的源端、第十PMOS晶体 管的源端、第七NMOS晶体管的源端、第八NMOS晶体管的源端、第一与门的输入端一及第二 与门的输入端一连接，第十五NMOS晶体管的源端及第十六NOMS晶体管的源端分别接地；第 十四PMOS晶体管的漏端分别与第十六NOMS晶体管的漏端、第十一 NMOS晶体管的源端及第 十二NMOS晶体管的源端连接，第i^一 NMOS晶体管的栅端分别与第九PMOS晶体管的栅端、 第十PMOS晶体管的漏端、第十二NMOS晶体管的漏端、第七NMOS晶体管的漏端及栅端、第五 PMOS晶体管的漏端及第一与门的输入端二连接，第一与门的输出端分别与参考电平转换电 路及输出电路连接；第十二NMOS晶体管的栅端分别与第十PMOS晶体管的栅端、第九PMOS 晶体管的漏端、第i^一 NMOS晶体管的漏端、第八NMOS晶体管的栅端及漏端、第六PMOS晶体 管的漏端及第二与门的输入端二连接，第二与门的输出端分别与参考电平转换电路及输出 电路连接；第五PMOS晶体管的源端及第三PMOS晶体管的源端分别与电源输入端连接，第五 PMOS晶体管的栅端分别与第三PMOS晶体管的栅端及漏端及第一 NMOS晶体管的漏端连接， 第一 NMOS晶体管的栅端与第一输入端连接，第一 NMOS晶体管的源端分别与第二NOMS晶体 管的源端及第一电流源的输入端连接，第一电流源的输出端接地；第二NOMS晶体管的栅端 与第二输入端连接，第二NOMS晶体管的漏端分别与第四PMOS晶体管的漏端及栅端及第六 PMOS晶体管的栅端连接，第六PMOS晶体管的源端及第四PMOS晶体管的源端分别与电源输 入端连接。 进一步的,所述参考电平转换电路包括第十七NMOS晶体管、第十八NMOS晶体管、 第十九NMOS晶体管、第二十NMOS晶体管； 所述参考电平输入端一分别与第十七NMOS晶体管的源端及第十八NMOS晶体管 的源端连接，第十七NMOS晶体管的漏端分别与过零整形电路及第十九NMOS晶体管的漏端 连接，第十八NMOS晶体管的漏端分别与过零整形电路及第二十NMOS晶体管的漏端连接， 第十九NMOS晶体管的源端及第二十NMOS晶体管的源端分别与参考电平输入端二连接，第 十七NMOS晶体管的栅端及第二十NMOS晶体管的栅端分别与第二与门的输出端连接，第 十八NMOS晶体管的栅端及第十九NMOS晶体管的栅端分别与第一与门的输出端连接。 进一步的，所述过零整形电路，包括第二i^一 NMOS晶体管、第二十二NMOS晶体管、 第二十三PMOS晶体管、第二十四PMOS晶体管、第二十五NOMS晶体管、第二十六NMOS晶体 管、第二十七NMOS晶体管、第二十八NMOS晶体管、第二十九PMOS晶体管和第三十PMOS晶 体管、第二电流源、第三电流源、第四电流源、第一开关、第二开关、第三开关、第一电阻、第 二电阻、第三电阻及第四电阻； 所述第一电源输入端与第二十一 NMOS晶体管的栅端连接，第二十一 NMOS晶体管 的源端分别与第二十二NMOS晶体管的源端及第二电流源的输入端连接，第二电流源的输 出端与第一开关的一端连接，第一开关的另一端接地，第二十一 NMOS晶体管的漏端分别与 第二十五N本文档来自技高网...

【技术保护点】
消除零脉宽的电压域到时域的过零检测电路，包括第一输入端(Vinp)、第二输入端(Vinn)、第一时钟输入端(CLK1)、第二时钟输入端(CLK2)、输出端(TO)、参考电平输入端一(VRp)及参考电平输入端二(VRn)，其特征在于，还包括预判电路、参考电平转换电路、过零整形电路及输出电路，所述第一输入端(Vinp)、第二输入端(Vinn)及第一时钟输入端(CLK1)分别与预判电路及过零整形电路连接，所述预判电路分别与参考电平转换电路、过零整形电路及输出电路连接，所述参考电平转换电路分别与过零整形电路、参考电平输入端一(VRp)及参考电平输入端二(VRn)连接，所述过零整形电路分别与输出电路、第一输入端(Vinp)、第二输入端(Vinn)及第二时钟输入端(CLK2)连接，所述输出电路与输出端连接；所述预判电路，用于根据输入信号的正负得到的转换控制信号，控制参考电平转换电路；所述参考电平转换电路，用于根据预判电路的转换控制信号，对参考电平进行转换，并将转换后的参考电平传输到过零整形电路；所述过零整形电路，用于将转换后的参考电平进一步转换成与输入信号正负相关的失调电压，所述失调电压用于延长正负值的过零时间，使最终得到的时域脉宽都在原有信号的基础上叠加了固定时间脉宽。...

【技术特征摘要】
1. 消除零脉宽的电压域到时域的过零检测电路，包括第一输入端（vinp)、第二输入端 (vinn)、第一时钟输入端（CLK)、第二时钟输入端（CLK2)、输出端（T〇)、参考电平输入端一 (VKP)及参考电平输入端二（VKn)，其特征在于，还包括预判电路、参考电平转换电路、过零整 形电路及输出电路，所述第一输入端（vinp)、第二输入端（Vinn)及第一时钟输入端（CLKi)分 别与预判电路及过零整形电路连接，所述预判电路分别与参考电平转换电路、过零整形电 路及输出电路连接，所述参考电平转换电路分别与过零整形电路、参考电平输入端一（VKP) 及参考电平输入端二（AV)连接，所述过零整形电路分别与输出电路、第一输入端（Vinp)、第 二输入端（Vinn)及第二时钟输入端（CLK2)连接，所述输出电路与输出端连接； 所述预判电路，用于根据输入信号的正负得到的转换控制信号，控制参考电平转换电 路； 所述参考电平转换电路，用于根据预判电路的转换控制信号，对参考电平进行转换，并 将转换后的参考电平传输到过零整形电路； 所述过零整形电路，用于将转换后的参考电平进一步转换成与输入信号正负相关的失 调电压，所述失调电压用于延长正负值的过零时间，使最终得到的时域脉宽都在原有信号 的基础上叠加了固定时间脉宽。2. 根据权利要求1所述的消除零脉宽的电压域到时域的过零检测电路，其特征在于， 所述预判电路包括电源输入端（VDD)、第一 NMOS晶体管（M)、第二NOMS晶体管（M2)、第三 PMOS晶体管（M3)、第四PMOS晶体管（M4)、第五PMOS晶体管（M5)、第六PMOS晶体管（M 6)、第 七NMOS晶体管（M7)、第八匪0S晶体管（M8)、第九PMOS晶体管（M9)、第十PMOS晶体管（M 1CI)、 第i^一 NMOS晶体管（Mn)、第十二NMOS晶体管（M12)、第十三PMOS晶体管（M13)、第十四PMOS 晶体管（M14)、第十五NM0S晶体管（M15)、第十六N0MS晶体管（M16)、第一电流源（IJ、第一与 门（ANDJ、第二与门（AND2)及第一电流源（IJ ;所述时钟信号输入端（CLig分别与第十三 PMOS晶体管（M13)及第十五NMOS晶体管（M15)的栅端连接，第十三PMOS晶体管（M 13)的源端 及第十四PMOS晶体管（M14)的源端分别与电源输入端（VDD)连接，第十三PMOS晶体管（M 13) 分别与第十五NMOS晶体管（M15)的漏端、第十四PMOS晶体管（M14)的栅端、第十六N0MS晶 体管（M16)的栅端、第九PMOS晶体管（M9)的源端、第十PMOS晶体管（M1CI)的源端、第七NMOS 晶体管（M7)的源端、第八NMOS晶体管（M8)的源端、第一与门（ANDJ的输入端一及第二与 门（AND2)的输入端一连接，第十五NMOS晶体管（M15)的源端及第十六N0MS晶体管（M 16)的 源端分别接地；第十四PMOS晶体管（M14)的漏端分别与第十六N0MS晶体管（M16)的漏端、第 i^一 NMOS晶体管（Mn)的源端及第十二NMOS晶体管（M12)的源端连接，第i^一 NMOS晶体管 (Mn)的栅端分别与第九PMOS晶体管（M9)的栅端、第十PMOS晶体管（M1CI)的漏端、第十二 NMOS晶体管（M12)的漏端、第七NMOS晶体管（M7)的漏端及栅端、第五PMOS晶体管（M 5)的 漏端及第一与门（AND)的输入端二连接，第一与门（AND)的输出端分别与参考电平转换电 路及输出电路连接；第十二NMOS晶体管（M12)的栅端分别与第十PMOS晶体管（M1CI)的栅端、 第九PMOS晶体管（M9)的漏端、第i^一 NMOS晶体管（Mn)的的漏端、第八NMOS晶体管（M8) 的栅端及漏端、第六PMOS晶体管（M6)的漏端及第二与门（AND2)的输入端二连接，第二与 门（AND2)的输出端分别与参考电平转换电路及输出电路连接；第五PMOS晶体管（M5)的源 端及第三PMOS晶体管（M3)的源端分别与电源输入端（VDD)连接，第五PMOS晶体管（M 5)的 栅端分别与第三PMOS晶体管（M3)的栅端及漏端及第一 NMOS晶体管（MD的漏端连接，第一 NMOS晶体管（MJ的栅端与第一输入端（Vinp)连接，第一 NMOS晶体管（MJ的源端分别与第 二N0MS晶体管（M2)的源端及第一电流源（IJ的输入端连接，第一电流源的输出端接 地；第二N0MS晶体管（M2)的栅端与第二输入端连接，第二N0MS晶体管（M2)的漏端分别与 第四PM0S晶体管（M4)的漏端及栅端及第六PM0S晶体管（M6)的栅端连接，第六PM0S晶体 管（M6)的源端及第四PM0S晶体管（M4)的源端分别与电源输入端（VDD)连接。3. 根据权利要求2所述的消除零脉宽的电压域到时域的过零检测电路，其特征在于， 所述参考电平转换电路包括第十七NM0S晶体管（M17)、第十八NM0S晶体管（M18)、第十九 NM0S晶体管（M19)...

【专利技术属性】
技术研发人员：宁宁，叶欣，李靖，邓健，吴霜毅，于奇，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51