半导体器件和驱动系统技术方案

本发明专利技术涉及半导体器件和驱动系统。输出MOS晶体管具有与电源连接的漏极和与输出端子连接的源极。短路MOS晶体管具有与输出端子连接的源极。短路MOS晶体管被形成在与电源连接的半导体衬底中。开关器件被形成在半导体衬底中形成的半导体区域中，并且包含与输出MOS晶体管的栅极连接的第一扩散层和被形成在半导体区域中并且与短路MOS晶体管的漏极连接的第二扩散层。

【技术实现步骤摘要】
半导体器件和驱动系统
本专利技术涉及一种半导体器件和驱动系统，并且特别地，涉及一种适合于驱动电感负载的半导体器件。
技术介绍
已知输出晶体管被连接在输出端子(与负载连接的端子)和电源之间的配置的高侧驱动器，作为半导体器件之一，其中的每一个将电力供应给负载。在这样的配置的高侧驱动器中，通过切换输出晶体管，执行电力到负载的供应，或者阻断电力到负载的供应。例如，作为输出晶体管，MOS晶体管和IGBT (绝缘栅双极晶体管)被使用。 当MOS晶体管被用作输出晶体管(在下文中，这样的MOS晶体管被称为“输出MOS晶体管”)时，短路开关有时候被连接在高侧驱动器中的输出MOS晶体管中的栅极和源极之间(例如，参考专利文献I (JP H03-198421A))。短路开关被用于通过短路输出MOS晶体管中的栅极和源极来确保将输出MOS晶体管设置为截止状态，并且当输出MOS晶体管被截止时短路晶体管被导通。作为短路开关，MOS晶体管通常被使用。下面，被用作短路开关的MOS晶体管被称为短路MOS晶体管。 引用列表 [专利文献I] JP H03-198421A
技术实现思路
专利技术人正在研究如在上面所提及的包括输出晶体管和短路MOS晶体管的高侧驱动器。 在这样的配置的高侧驱动器中，专利技术人发现的问题之一是，当输出端子的电压变成高于电源电压时，短路MOS晶体管的寄生双极晶体管被导通，使得输出晶体管不能够被导通。注意，当与输出端子相连接的负载是电感负载时，输出端子的电压有时候变成高于电源电压。当输出晶体管不能够被导通时，不能够从输出端子输出所期望的电压，这阻碍将电力供应到负载的控制。 从本说明书和附图的描述中其它问题和新的特征将会变得清楚。 在一个实施例中，半导体器件包括输出晶体管、短路MOS晶体管和开关器件。输出晶体管包括:第一端子，该第一端子与电源相连接；和第二端子，该第二端子与连接有负载的输出端子相连接。短路MOS晶体管的源极与输出端子连接。开关器件被连接在输出晶体管的控制端子和短路MOS晶体管的漏极之间。短路MOS晶体管被形成在与电源连接的半导体衬底上。开关器件包括被形成在半导体衬底中的半导体区域、被形成在半导体区域中并且与输出晶体管的控制端子连接的第一扩散层、以及被形成在半导体区域中并且与短路MOS晶体管的漏极连接的第二扩散层。开关器件被配置为基于半导体区域的电压执行导通/截止控制。 在另一实施例中，半导体器件包括输出晶体管、短路MOS晶体管以及是耗尽型MOS晶体管的开关晶体管。输出晶体管具有与电源连接的第一端子和与输出端子连接的第二端子，输出端子与负载连接。短路MOS晶体管的源极与输出端子连接。短路MOS晶体管和开关晶体管被形成在与电源连接的半导体衬底中。开关晶体管具有与输出晶体管的控制端子连接的漏极并且具有与短路MOS晶体管的漏极连接的源极和栅极。根据控制输出晶体管和短路MOS晶体管的控制信号控制开关晶体管的背栅的电压。 根据上述实施例，在具有输出晶体管和短路MOS晶体管的半导体器件中，能够防止通过短路MOS晶体管的寄生双极晶体管的操作引起的故障。 【附图说明】 图1是示意性地示出包括输出MOS晶体管和短路MOS晶体管的高侧驱动器的配置示例的图。 图2是示出包括输出MOS晶体管和短路MOS晶体管的高侧驱动器IC的配置示例的等效电路图。 图3是示出图2的高侧驱动器IC中的输出MOS晶体管和短路MOS晶体管被形成的部分的配置示例的截面图。 图4是示出图2和图3的高侧驱动器IC的操作示例的时序图。 图5A是示出在图4的时段T4中高侧驱动器IC的状态的截面图。 图5B是示出在图4的时段T5中高侧驱动器IC的状态的截面图。 图6是示意性地示出第一实施例中的高侧驱动器IC的配置的图。 图7是示出第一实施例中的高侧驱动器IC的配置的截面图。 图8是示意性地示出第一实施例中在时段Tl中高侧驱动器IC的操作的图。 图9是示出第一实施例中在时段Tl中高侧驱动器IC的状态的截面图。 图10是示意性地示出第一实施例中在时段T2中高侧驱动器IC的操作的图。 图11是示出第一实施例中在时段T2中高侧驱动器IC的状态的截面图。 图12是示意性地示出第一实施例中在时段T3中高侧驱动器IC的操作的图。 图13是示出第一实施例中在时段T3中高侧驱动器IC的状态的截面图。 图14是示意性地示出第一实施例中在时段T4中高侧驱动器IC的操作的图。 图15是示出第一实施例中在时段T4中高侧驱动器IC的状态的截面图。 图16是示意性地示出第一实施例中在时段T5中高侧驱动器IC的操作的图。 图17是示出第一实施例中在时段T5中高侧驱动器IC的状态的截面图。 图18是示出使用被配置成JFET的开关晶体管的高侧驱动器IC的配置的截面图。 图19是示意性地示出在第一实施例的高侧驱动器IC中在负电压的输出端子的情况下将会出现的现象的图。 图20是示意性地示出第二实施例中的高侧驱动器IC的配置的图。 图21是示出第二实施例中的高侧驱动器IC的配置的截面图。 图22是示意性地示出第一实施例中的高侧驱动器的修改示例的配置的图。 图23是示出第一实施例中的高侧驱动器的修改示例的配置的截面图。 图24是示意性地示出第二实施例中的高侧驱动器的修改示例的配置的图。 图25是示出第二实施例中的高侧驱动器的修改示例的配置的截面图。 图26是示出第一实施例中的高侧驱动器的另一修改示例的配置的截面图。 图27是示出第二实施例中的高侧驱动器的另一修改示例的配置的截面图。 【具体实施方式】 在下面将会详细地描述包括输出晶体管和短路MOS晶体管的高侧驱动器，和在具有这样的配置的高侧驱动器中引起的问题，以便于有助于实施例的技术意义的理解。 图1是示意性地示出高侧驱动器100的配置的示例的电路图。图1的高侧驱动器100包括控制逻辑电路101、电荷泵102、栅极电阻103、输出MOS晶体管104、短路MOS晶体管105、反相器106、电源端子107、以及输出端子108。在此，电源端子107是从电源(在本实施例中电池109)向其供应电源电压的端子，并且输出端子108是与负载110相连接的端子。下面，电源端子107的电压被不为电压V。。并且输出端子108的电压被不为电压VQUT。 控制逻辑电路101生成控制输出MOS晶体管104的导通/截止的控制信号S.。 电荷泵102的输出通过栅极电阻103与输出MOS晶体管104的栅极相连接，并且电荷泵102作为驱动电路操作，该驱动电路响应于控制信号Sem驱动输出MOS晶体管104的栅极。详细地，当控制信号Sem处于高电平时，电荷泵102将输出MOS晶体管104的栅极驱动为高于电压\c的电压(通常，大约电压\c的两倍)，并且当控制信号S.处于低电平时，停止输出MOS晶体管104的栅极的驱动。 输出MOS晶体管104被连接在电源端子107和输出端子108之间，并且在图1的配置中，N沟道MOS晶体管被用作输出MOS晶体管104。输出MOS晶体管104具有与电源端子107相连接的漏极，和与输出端子108相连接的源极。 短路MOS晶体管105被用作连接输出MOS本文档来自技高网...

【技术保护点】
一种半导体器件，包括：输出晶体管，所述输出晶体管具有与电源连接的第一端子和与输出端子连接的第二端子，所述输出端子与负载连接；驱动电路，所述驱动电路被配置为响应于控制信号驱动所述输出晶体管的栅极；短路MOS晶体管，所述短路MOS晶体管具有与所述输出端子连接的源极并且被配置为响应于所述控制信号操作；第一开关器件，所述第一开关器件被连接在所述短路MOS晶体管的漏极和所述输出晶体管的控制端子之间；以及控制电路，其中，所述短路MOS晶体管被形成在与所述电源连接的半导体衬底上，其中，所述第一开关器件包括：第一半导体区域，所述第一半导体区域被形成在所述半导体衬底中；第一扩散层，所述第一扩散层被形成在所述第一半导体区域中，并且与所述输出晶体管的所述控制端子连接；以及第二扩散层，所述第二扩散层被形成在所述第一半导体区域中，并且与所述短路MOS晶体管的所述漏极连接，其中，所述第一开关器件基于所述第一半导体区域的电压被导通或者截止，并且其中，控制电路被形成为响应于所述控制信号控制所述第一半导体区域的电压。

【技术特征摘要】
2013.07.19 JP 2013-1506471.一种半导体器件，包括: 输出晶体管，所述输出晶体管具有与电源连接的第一端子和与输出端子连接的第二端子，所述输出端子与负载连接； 驱动电路，所述驱动电路被配置为响应于控制信号驱动所述输出晶体管的栅极； 短路MOS晶体管，所述短路MOS晶体管具有与所述输出端子连接的源极并且被配置为响应于所述控制信号操作； 第一开关器件，所述第一开关器件被连接在所述短路MOS晶体管的漏极和所述输出晶体管的控制端子之间；以及控制电路， 其中，所述短路MOS晶体管被形成在与所述电源连接的半导体衬底上， 其中，所述第一开关器件包括: 第一半导体区域，所述第一半导体区域被形成在所述半导体衬底中； 第一扩散层，所述第一扩散层被形成在所述第一半导体区域中，并且与所述输出晶体管的所述控制端子连接；以及 第二扩散层，所述第二扩散层被形成在所述第一半导体区域中，并且与所述短路MOS晶体管的所述漏极连接， 其中，所述第一开关器件基于所述第一半导体区域的电压被导通或者截止，并且 其中，控制电路被形成为响应于所述控制信号控制所述第一半导体区域的电压。2.根据权利要求1所述的半导体器件，其中，所述第一开关器件被形成为耗尽型N沟道MOS晶体管。3.根据权利要求2所述的半导体器件，其中，所述第一半导体区域的导电类型是P型， 其中，所述第一扩散层和所述第二扩散层的导电类型是N型， 其中，所述第一开关器件进一步包括栅电极，所述栅电极被提供为与所述第一半导体区域中的所述第一扩散层和所述第二扩散层之间的区域相对，并且 其中，所述栅电极和所述第二扩散层与所述短路MOS晶体管的所述漏极连接。4.根据权利要求3所述的半导体器件，其中，当所述控制信号处于第一电平时所述驱动电路驱动所述输出晶体管的所述控制端子，并且当所述控制信号处于第二电平时停止所述输出晶体管的所述控制端子的驱动， 其中，所述短路MOS晶体管当所述控制信号处于所述第一电平时被截止，并且当所述控制信号处于所述第二电平时被导通，并且 其中，当所述控制信号处于所述第一电平时，所述控制电路控制所述第一半导体区域的电压以与所述输出端子的电压一致，并且当所述控制信号处于所述第二电平时，将所述第一半导体区域的电压控制为接地电压。5.根据权利要求3所述的半导体器件，其中，所述控制电路包括: 负载电阻，所述负载电阻被连接在所述输出端子和连接节点之间，所述连接节点与所述第一半导体区域连接；和 第二开关器件，所述第二开关器件被连接在所述连接节点和所述接地端子之间，并且被配置为响应于所述控制信号来导通或者截止。6.根据权利要求5所述的半导体器件，进一步包括: 二极管，所述二极管与在所述连接节点和所述接地端子之间的所述第二开关器件串联连接，以防止电流从所述接地端子流到所述连接节点。7.根据权利要求6所述的半导体器件，其中，所述二极管包括: P型半导体区域，所述P型半导体区域被形成在绝缘层上，所述绝缘层被形成在所述半导体衬底的表面上；和 N型半导体区域，所述N型半导体区域被形成在所述绝缘层上，并且与所述P型半导体区域连接。8.根据权利要求1所述的半导体器件，其中，所述第一开关器件被形成为结型FET。9.根据权利要求8所述的半导体器件，其中，所述第一开关器件进一步包括: P型的第二半导体区域，所述P型的第二半导体区域被形成在所述半导体衬底上；和 第三扩散层，所述第三扩散层被形成在所述第一半导体区域上， 其中，所述第一半导体区域被形成在所述第二半导体区域内部， 其中，所述第一半导体区域为N型， 其中，所述第一扩散层和所述第三扩散层为N型，并且所述第二扩散层为P型，并且 其中，所述控制电路响应于所述控制信号控制所述第三扩散层的电压。10.根据权利要求1至7中的任意一项所述的半导体器件，其中，所述半导体衬底包括: N+型衬底，所述N+型衬底与所述电源连接并且被重掺杂有N型杂质；和 N—型外延层，所述N—型外延层被形成在所述N+型衬底上，并且 其中，所述第一半导体区域被形成在所述N—型外延层的表面部分中。11.一种半导体器件，包括: 输出晶体管，所述输出晶体管具有与电源连接的第一端子和与输出端子连接的第二端子，所述输出端子与负载连接； ...

【专利技术属性】
技术研发人员：深海郁夫，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP