一种高速逐次逼近型模数转换器制造技术

本发明专利技术属于模拟集成电路技术领域，特别涉及一种高速逐次逼近型模数转换器。本发明专利技术通过将现有的触发器型逐次逼近逻辑单元替换为锁存器型逐次逼近逻辑单元，逐次逼近逻辑单元由原来的两级触发器延时变为一级锁存器延时，从而大大降低了逐次逼近逻辑电路的总延时，以此提高逐次逼近型模数转换器的速度。

A high speed successive approximation analog-to-digital converter

The invention belongs to the technical field of analog integrated circuits, in particular to a high-speed successive approximation analog-to-digital converter. The trigger of successive approximation logic unit to replace the existing latch successiveapproximation logic unit, successive approximation logic unit is composed of two level trigger delay turned into a latch delay, thus greatly reducing the total delay of the successive approximation logic circuit, in order to improve the speed of the successive approximation analog-to-digital converter.

【技术实现步骤摘要】
一种高速逐次逼近型模数转换器
本专利技术属于模拟集成电路
，特别涉及一种高速逐次逼近型模数转换器。
技术介绍
图1为传统的逐次逼近型模数转换器，包括数模转换器(DAC)101、比较器102、逐次逼近逻辑电路103、反馈控制逻辑电路(FeedbackControlLogic)104。逐次逼近逻辑电路103由数据寄存器1031以及移位寄存器1032组成。移位寄存器1032是由若干移位寄存器单元10321～1032n(n为自然数)组成的阵列，每个移位寄存单元有一个数据输入端D，一个数据输出端Q，一个时钟输入端CLK，一个复位输入端Set。每一级移位寄存器器输入端D接前一级移位寄存器器输出端Q，每一个时钟输入端都接入所述移位寄存器的时钟输入。数据寄存器1031是由若干移位寄存器单元10311～1031n组成的阵列，每个数据寄存单元有一个数据输入端D，一个数据输出端Q，一个时钟输入端CLK，数据输入端接比较器输出端，其输出端Q是模数转化器的第n位输出，同时接到反馈控制逻辑电路104。比较器102用来比较输入信号的与参考电平的大小，与非门105用来检测比较器是否完成比较。当比较器复位时，其本文档来自技高网...

【技术保护点】
一种高速逐次逼近型模数转换器，包括数模转换器DAC、反馈控制逻辑电路、比较器、逐次逼近逻辑电路和与非门，其特征在于：数模转换器的输入端与反馈控制逻辑电路的输出端相连；反馈逻辑电路输入端与逐次逼近逻辑电路输出端相连；比较器的输入端与数模转换器的输出端相连，逐次逼近逻辑电路输入端与比较器输出端以及与非门输出端相连；与非门输入端与比较器输出端相连；所述逐次逼近逻辑电路由n个逐次逼近逻辑单元串联组成，n≥2；所述逐次逼近逻辑单元，包括锁存器和控制时钟产生电路；所述锁存器包含第一、第二、第三、第四、第五、第六、第七、第八和第九晶体管；第一、第二、第三、第四晶体管为PMOS晶体管，第五、第六、第七、第八、...

【技术特征摘要】
1.一种高速逐次逼近型模数转换器，包括数模转换器DAC、反馈控制逻辑电路、比较器、逐次逼近逻辑电路和与非门，其特征在于：数模转换器的输入端与反馈控制逻辑电路的输出端相连；反馈逻辑电路输入端与逐次逼近逻辑电路输出端相连；比较器的输入端与数模转换器的输出端相连，逐次逼近逻辑电路输入端与比较器输出端以及与非门输出端相连；与非门输入端与比较器输出端相连；所述逐次逼近逻辑电路由n个逐次逼近逻辑单元串联组成，n≥2；所述逐次逼近逻辑单元，包括锁存器和控制时钟产生电路；所述锁存器包含第一、第二、第三、第四、第五、第六、第七、第八和第九晶体管；第一、第二、第三、第四晶体管为PMOS晶体管，第五、第六、第七、第八、第九晶体管为NMOS晶体管；第一、第二、第三、第四晶体管的源端连接到电源电位；第一晶体管与第四晶体管的栅端连接到第二逻辑门输出信号端CLK2；第一晶体管的漏端连接到第二晶体管的漏端并耦合到第三晶体管的栅端；第三晶体管的漏端连接到第四晶体管的漏端并且耦合到第二晶体管的栅端；第二晶体管的源端为信号输出端DP，第三晶体管的源端为信号输出端DN；第五晶体管的漏端连接到第二晶体管的漏端，第六晶体管的漏端连接到第三晶...

【专利技术属性】
技术研发人员：李靖，张茂林，孙厅，宁宁，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51