本发明专利技术公开了一种用于全并行—逐次逼近模拟数字转换器的混合型两级结构，包括第一级全并行模拟数字转换器Flash ADC和第二级逐次逼近模拟数字转换器SAR ADC、数字校准电路、采样电路共享开关，第一级全并行模拟数字转换器包括3.5‑bit Flash单片机、数字编码电路，第二级逐次逼近模拟数字转换器包括高、低位电容底极板电平切换控制器、第二比较器、高、低位DAC电容阵列。本发明专利技术将SAR ADC与Flash ADC相结合，在SAR ADC对信号循环解析之前，利用Flash ADC并行转换的特点将信号的高三位同时量化，剩下的位数由SAR ADC量化，从而提高了SAR ADC的转换速率。
【技术实现步骤摘要】
本专利技术涉及模拟集成电路领域，具体是一种用于全并行—逐次逼近模拟数字转换器的混合型两级结构。
技术介绍
以智能手机、平板电脑、智能手环为代表的可携持电子消费品改变了人们的生活。为此类电子消费品提供硬件支撑的核心芯片，借助越来越先进半导体工艺，不断将原先分立元器件设计进行单片式集成，构成功能日益强大而功耗却不断降低的片上系统（SoC），低功耗成为设计此类便携式设备的重要因素。作连接模拟世界与数字信号处理器之间的“桥梁”——模数转换器更是上述片上系统不可缺少重要模块。因此，人们对低耗的模拟-数字转换器(ADC)的需求越来越强烈。在现行通用的ADC架构中，相比流水线ADC、过采样ADC以及折叠 ADC等几种类型的模数转换器，逐次逼近型ADC（Successive Approximation Register Analog to Digital Converter, SAR ADC）具有中高精度、中高速度、功耗低和占用面积小等优点，最为关键的是在采用先进数字CMOS工艺下，相同设计指标采用电容型SAR架构的ADC的功耗最低。但是，传统结构的SAR ADC仍然无法代替流水线ADC在高速应用领域的地位，因为其系统结构决定了每个转换周期都需要进行至少N-1(N为模数转换器的分辨率)次查找，这是该种结构的显著缺陷，阻碍了SAR ADC相更高速领域的发展。传统SAR ADC由DAC电容阵列、比较器、控制时钟产生电路、逻辑控制电路组成。一个转换周期内SAR ADC的工作流程如下所示：1、DAC电容阵列对输入信号进行采样，所需要的时间为Tsample;2、对DAC电容阵列上存储的电荷与可变的基准电压进行逐次比较判断，该过程分为N(N为模数转换器的分辨率)循环，每个循环都要经历比较器锁定(TCMP)、逻辑控制电路的传递延迟(TDgital)、DAC建立到要求精度(TDAC)三个步骤，其中最后一个循环只需比较器完成比较工作。由以上分析可以计算出传统SAR ADC 每个时钟周期的最短时间为：TADC=Tsample+ TCMPxN+ (TDgital + TDAC)xN-1Flash型ADC，又称为全并行ADC或闪烁型ADC，是实现模数转换最快的也是最直接的结构形式。它由参考电压生成网络(通常是由电阻串分压组成)、一串比较器和编码逻辑块组成。输入信号同步与各个基准电压比较经比较器产生温度计码，温度计码经过编码器产生二进制输出数字。由于不用逐次比较，它对N 位数据不是转换 N 次，而是只转换一次，而且它的转换速度仅取决于比较器的速度，所以这种结构的 ADC 在各种结构中是转换速度最快的。但是，这种超高速是以牺牲 ADC 功耗、面积等条件为代价的。由于一个 n 位Flash ADC 至少需要 2n个等值分压电阻，2n-1 个比较器以及相关的数字编码器和寄存器等。所以，一般情况下考虑到功功耗和芯片面积Flash ADC 的精度不会超过8位。综上所述，SAR ADC 具有低功耗、高精度、中等速度等优点，Flash ADC具有相对简单的结构和很高是转换速度等优点，可以将Flash和SAR相结合，弥补SAR ADC 在速度上的不足，实现速度、精度和功耗之间的一种很好的折中。
技术实现思路
本专利技术的目的是提供一种用于全并行—逐次逼近模拟数字转换器的混合型两级结构，以解决现有技术存在的问题。为了达到上述目的，本专利技术所采用的技术方案为：用于全并行—逐次逼近模拟数字转换器的混合型两级结构，其特征在于：包括第一级全并行模拟数字转换器Flash ADC、第二级逐次逼近模拟数字转换器SAR ADC、数字校准电路、共享开关S1和S2；所述第一级全并行模拟数字转换器由内置比较器的3.5-bit Flash单片机、数字编码电路构成，3.5-bit Flash单片机中的比较器作为第一比较器，第二级逐次逼近模拟数字转换器由第二比较器、高位DAC电容阵列、低位DAC电容阵列、高位电容底极板电平切换控制器、低位电容底极板电平切换控制器构成，其中高位DAC电容阵列、低位DAC电容阵列作为采样电容阵列，高位DAC电容阵列的底极板端与高位电容底极板电平切换控制器连接，低位DAC电容阵列的底极板端与低位电容底极板电平切换控制器连接，高位DAC电容阵列的顶极板端与低位DAC电容阵列的顶极板端共接后，共接端通过共享开关S1与3.5-bit Flash单片机输入端连接，共接端还通过共享开关S2与第二比较器的输入端连接，由共享开关S1和S2实现第一级全并行模拟数字转换器Flash ADC和第二级逐次逼近模拟数字转换器SAR ADC分时复用采样电容阵列；第一级全并行模拟数字转换器Flash ADC中，3.5-bit Flash单片机以第一采样时钟信号CLKD1作为控制信号，3.5-bit Flash单片机的输出信号作为高位电容底极板电平切换控制器的控制信号，同时3.5-bit Flash单片机的输出信号还送入数字编码电路的输入端，数字编码电路输出端与数字校准电路其中一个输入端连接；第二级逐次逼近模拟数字转换器SAR ADC中，第二比较器以第二采样时钟信号CLKD2作为控制信号，第二比较器的输出信号作为低位电容底极板电平切换控制器的控制信号，第二比较器的输出信号还送数字校准电路另一个输入端；采样电容阵列以采样时钟信号CLKS作为控制信号，当采样时钟信号CLKS为高电平时对输入信息进行采样，并将采样的信号以电荷的形式存储在采样电容阵列的顶级板端上，此时共享开关S1、S2均处于断开状态；采样结束后关闭共享开关S1，第一级全并行模拟数字转换器Flash ADC中，3.5-bit Flash单片机在第一采样时钟信号CLKD1控制下开始第一级高位的量化过程，对高位DAC电容阵列所采样的信号进行量化，然后将量化得到的输出作为高位电容底极板电平切换控制器的控制信号，控制高位DAC电容阵列底极板的电平切换；第一级高位的量化结束后断开共享开关S1、关闭共享开关S2，第二级逐次逼近模拟数字转换器SAR ADC中，第二比较器在第二采样时钟信号CLKD2的控制下开始第二级低位的量化过程，对低位DAC电容阵列所采样的信号进行量化，然后将量化得到的输出作为低位电容底极板电平切换控制器的控制信号，低位电容底极板电平切换控制器根据第二比较器的量化结果控制低位DAC电容阵列底极板的电平切换，第二级量化结束后断开S2。所述的用于全并行—逐次逼近模拟数字转换器的混合型两级结构，其特征在于：所述第一级全并行模拟数字转换器Flash ADC中利用3.5-bit Flash单片机对所采样的信号量化并得到14位温度计码，经过数字编码电路编码后得到4位二进制码，其中二进制码的最低位是冗余位，用于数字校准；第二级逐次逼近模拟数字转换器SAR ADC中第二比较器对所采样的信号量化后得到二进制码。所述的用于全并行—逐次逼近模拟数字转换器的混合型两级结构，其特征在于：所述数字校准电路将第一级全并行模拟数字转换器Flash ADC经数字编码电路后得到的二进制数字输出码的最低位，与第二级逐次逼近模拟数字转换器SAR ADC得到的二进制数字输出码的最高位错位相加，得到最终的二进制数字输出码，第一级全并行模拟数字转换器Flash ADC中本文档来自技高网...
【技术保护点】
用于全并行—逐次逼近模拟数字转换器的混合型两级结构，其特征在于：包括第一级全并行模拟数字转换器Flash ADC、第二级逐次逼近模拟数字转换器SAR ADC、数字校准电路、共享开关S1和S2；所述第一级全并行模拟数字转换器由内置比较器的3.5‑bit Flash单片机、数字编码电路构成，3.5‑bit Flash单片机中的比较器作为第一比较器，第二级逐次逼近模拟数字转换器由第二比较器、高位DAC电容阵列、低位DAC电容阵列、高位电容底极板电平切换控制器、低位电容底极板电平切换控制器构成，其中高位DAC电容阵列、低位DAC电容阵列作为采样电容阵列，高位DAC电容阵列的底极板端与高位电容底极板电平切换控制器连接，低位DAC电容阵列的底极板端与低位电容底极板电平切换控制器连接，高位DAC电容阵列的顶极板端与低位DAC电容阵列的顶极板端共接后，共接端通过共享开关S1与3.5‑bit Flash单片机输入端连接，共接端还通过共享开关S2与第二比较器的输入端连接，由共享开关S1和S2实现第一级全并行模拟数字转换器Flash ADC和第二级逐次逼近模拟数字转换器SAR ADC分时复用采样电容阵列；第一级全并行模拟数字转换器Flash ADC中，3.5‑bit Flash单片机以第一采样时钟信号CLKD1作为控制信号，3.5‑bit Flash单片机的输出信号作为高位电容底极板电平切换控制器的控制信号，同时3.5‑bit Flash单片机的输出信号还送入数字编码电路的输入端，数字编码电路输出端与数字校准电路其中一个输入端连接；第二级逐次逼近模拟数字转换器SAR ADC中，第二比较器以第二采样时钟信号CLKD2作为控制信号，第二比较器的输出信号作为低位电容底极板电平切换控制器的控制信号，第二比较器的输出信号还送数字校准电路另一个输入端；采样电容阵列以采样时钟信号CLKS作为控制信号，当采样时钟信号CLKS为高电平时对输入信息进行采样，并将采样的信号以电荷的形式存储在采样电容阵列的顶级板端上，此时共享开关S1、S2均处于断开状态；采样结束后关闭共享开关S1，第一级全并行模拟数字转换器Flash ADC中，3.5‑bit Flash单片机在第一采样时钟信号CLKD1控制下开始第一级高位的量化过程，对高位DAC电容阵列所采样的信号进行量化，然后将量化得到的输出作为高位电容底极板电平切换控制器的控制信号，控制高位DAC电容阵列底极板的电平切换；第一级高位的量化结束后断开共享开关S1、关闭共享开关S2，第二级逐次逼近模拟数字转换器SAR ADC中，第二比较器在第二采样时钟信号CLKD2的控制下开始第二级低位的量化过程，对低位DAC电容阵列所采样的信号进行量化，然后将量化得到的输出作为低位电容底极板电平切换控制器的控制信号，低位电容底极板电平切换控制器根据第二比较器的量化结果控制低位DAC电容阵列底极板的电平切换，第二级量化结束后断开S2。...
【技术特征摘要】
1.用于全并行—逐次逼近模拟数字转换器的混合型两级结构，其特征在于：包括第一级全并行模拟数字转换器Flash ADC、第二级逐次逼近模拟数字转换器SAR ADC、数字校准电路、共享开关S1和S2；所述第一级全并行模拟数字转换器由内置比较器的3.5-bit Flash单片机、数字编码电路构成，3.5-bit Flash单片机中的比较器作为第一比较器，第二级逐次逼近模拟数字转换器由第二比较器、高位DAC电容阵列、低位DAC电容阵列、高位电容底极板电平切换控制器、低位电容底极板电平切换控制器构成，其中高位DAC电容阵列、低位DAC电容阵列作为采样电容阵列，高位DAC电容阵列的底极板端与高位电容底极板电平切换控制器连接，低位DAC电容阵列的底极板端与低位电容底极板电平切换控制器连接，高位DAC电容阵列的顶极板端与低位DAC电容阵列的顶极板端共接后，共接端通过共享开关S1与3.5-bit Flash单片机输入端连接，共接端还通过共享开关S2与第二比较器的输入端连接，由共享开关S1和S2实现第一级全并行模拟数字转换器Flash ADC和第二级逐次逼近模拟数字转换器SAR ADC分时复用采样电容阵列；第一级全并行模拟数字转换器Flash ADC中，3.5-bit Flash单片机以第一采样时钟信号CLKD1作为控制信号，3.5-bit Flash单片机的输出信号作为高位电容底极板电平切换控制器的控制信号，同时3.5-bit Flash单片机的输出信号还送入数字编码电路的输入端，数字编码电路输出端与数字校准电路其中一个输入端连接；第二级逐次逼近模拟数字转换器SAR ADC中，第二比较器以第二采样时钟信号CLKD2作为控制信号，第二比较器的输出信号作为低位电容底极板电平切换控制器的控制信号，第二比较器的输出信号还送数字校准电路另一个输入端；采样电容阵列以采样时钟信号CLKS作为控制信号，当采样时钟信号CLKS为高电平时对输入信息进行采样，并将采样的信号以电荷的形式存储在采样电容阵列的顶级板端上，此时共享开关S1、S2均处于断开状态；采样结束后关闭共享开关S1，第一级全并行模拟数字转换器Flash ADC中，3.5-bit Flash单片机在第一采样时钟信号CLKD1控制下开始第一级高位的量化过程，对高位DAC电容阵列所采样的信号进行量化，然后将量化得到的输出作为高位电容底极板电平切换控制器的控制信号，控制高位DAC电容阵列底极板的电平切换；第一级高位的量化结束后断开共享开关S1、关闭共享开关S2，第二级逐次逼近模拟数字转换器SAR ADC中，第二比较器在第二采样时钟信号CLKD2的控制下开始第二级低位的量化过程，对低位DAC电容阵列所采样的信号进行量化，然后将量化得到的输出作为低位电容底极板电平切换控制器的控制信号，低位电容底极板电平切换控制器根据第二比较器的量化结果控制低位DAC电容阵列底极板的电平切换，第二级量化结束后断开S2。2.根据权利要求1所述的用于全并行—逐次逼近模拟数字转换器的混合型两级结构，其特征在于：所述第一级全并行模拟数字转换器Flash ADC中利用3.5-bit Flash单片机对所采样的信号量化并得到14位温度计码，经过数字编码电路编码后得到4位二进制码，其中二进制码的最低位是冗余位，用于数字校准；第二级逐次逼近模拟数字转换器SAR ADC中第二比较器对所采样的信号量化后得到二进制码。3.根据权利要求2所述的用于全并行—逐次逼近模拟数字转换器的混合型两级结构，其特征在于：所述数字校准电路将第一级全并行模拟数字转换器Flash ADC经数字编码电路后得到的二进制数字输出码的最低位，与第二级逐次逼近模拟数字转换器SAR ADC得到的二进制数字输出码的最高位错位相加，得到最终的二进制数字输出码，第一级全并行模拟数字转换器Flash ADC中冗余位的使用降低了因比较器失调电压为转换带了的误差。4.根据权利要求2所述的用于全并行—逐次逼近模拟数字转换器的混合型两级结构，其特征在于：所述数字编码电路包括温度计码-格雷码转换电路、格雷码-二进制码转换电路，为了有效的消除由于比较器因为亚稳态而带来的数字输出错误，通常使用格雷码作...
【专利技术属性】
技术研发人员：张章，余文成，
申请(专利权)人：合肥工业大学，
类型：发明
国别省市：安徽;34
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