一种用于采样保持电路的栅压自举开关电路制造技术

本发明专利技术属于模拟集成电路技术领域，具体涉及一种用于采样保持电路的栅压自举开关电路。本发明专利技术结构在传统栅压自举电路的基础上添加了自举电压增大电路，从而进一步增大采样自举电压，不仅减小了采样开关的导通电阻，加快了响应速度，而且更是降低了阈值电压VTH中由于Vin所带来的非线性失真，提高了开关的线性度和采样精度。本发明专利技术的目的是提供一种新型的栅压自举开关电路，适用于低电源电压、高精度、高速采样的应用。

【技术实现步骤摘要】

本专利技术属于模拟集成电路
，具体涉及一种用于采样保持电路的栅压自举开关电路。
技术介绍
采样保持电路(SHA)是模数转换器(ADC)的核心单元，直接决定整个ADC的性能。而采样开关又是采样保持电路中至关重要的部分，不管是对传统的闭环型SHA还是适用于低功耗的SHA-less结构而言，它都在很大程度上影响了采样保持电路的精度和线性度。一般来说，高性能的采样开关为了降低由于MOS开关导通非线性而引起的采样信号失真同时提高精度，需要采用自举开关技术，如图1所示为一种现有的栅压自举开关电路。图中，MN0实现开关功能，其余部分为栅压自举电路，在两相非交叠时钟(正向时钟信号PHN和反向时钟信号PHP)的控制下该电路有两个工作状态：(1)当PHN为低电平，PHP为高电平时，电路处于预充/放电状态。此时，MN1和MN6断开，MN5导通，MP2由于栅极电压被拉升到高电平而断开。同时，MN2、MN3和MN4导通，MP1由于栅极电压被拉低到低电平而导通。该状态下采样电容C1两端的电压为VDD，采样开关管MN0栅极电压接地，因此开关关断。(2)当PHN为高电平，PHP为低电平时，电路进入栅压自举工作状态。MN2、MN3、MN4和MN5关断，MN1和MN6导通，MP2由于栅极电压被拉低到低电平而导通，MP1由于栅极电压被拉升到高电平而关断，这时电容C1上极板和下极板的电压分别为Vin和VDD+Vin，所以采样开关管MN0的栅源电压被固定在VDD。在开关闭合阶段阶段，栅压自举开关的导通电阻表达式为：其中，μ是电子迁移率，Cox是栅氧化层电容，W/L是MOS管宽长比，VTH是阈值电压，VSB是源衬电势差。式(1)表明栅压自举技术实现了栅源电压VGS基本不受输入信号Vin变化的影响，改善了非线性失真，然而VTH中源衬电势差VSB由于输入电压Vin变化引起的非线性问题并没有得到有效消除，并且随着现代工艺中电源电压VDD的不断降低，VSB带来的非线性失真会越来严重。因此，设计一种适用于低电源电压、具有更低开关导通电阻和更低非线性失真，同时拥有快速的响应速度的自举开关很有必要。
技术实现思路
为了解决上述应用于高速、高精度电路中现有栅压自举开关电路的不足，本专利技术提供了一种新型栅压自举栅源跟随采样开关，进一步增大采样自举电压，不仅减小了采样开关的导通电阻，加快了响应速度，而且更是降低了阈值电压VTH中由于Vin所带来的非线性失真，提高了开关的线性度和采样精度。本专利技术的目的是提供一种新型的栅压自举开关电路，适用于低电源电压、高精度、高速采样的应用。本专利技术采用的技术方案是：一种用于采样保持电路的栅压自举开关电路，包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、采样开关管MN0、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第一电容C1、第二电容C2和第三电容C3；其中，第五PMOS管MP5的源极接电源，其栅极接正向时钟信号；第三PMOS管MP3的源极接第五PMOS管MP5的漏接，第三PMOS管MP3的栅极接正向时钟信号；第六PMOS管MP6的源极接电源，其栅极接正向时钟信号；第四PMOS管MP4的源极接第六PMOS管MP6的漏极，第四PMOS管MP4的栅极接反向时钟信号，第四PMOS管MP4的漏极通过第二电容C2后接第五PMOS管MP5的漏极；第七NMOS管MN7的漏极接第四PMOS管MP4的漏极，第七NMOS管MN7的源极接地；第四PMOS管MP4的源极通过第三电容C3后接地；第二NMOS管MN2的栅极接正向时钟信号，其源极接地；第一NMOS管MN1的漏极接第二NMOS管MN2的漏极，第一NMOS管MN1的栅极接反向时钟信号，第一NMOS管MN1的源极接外部信号输入端；第一PMOS管MP1的源极接第三PMOS管MP3的漏极，第一PMOS管MP1的栅极接第二PMOS管MP2的漏极，第一PMOS管MP1的漏极通过第一电容C1后接第二NMOS管MN2的漏极；第五NMOS管MN5的漏接接第三PMOS管MP3的漏极，第五NMOS管MN5的栅极接正向时钟信号；第六NMOS管MN6的漏接接第五NMOS管MN5的源极，第六NMOS管MN6的栅极接反向时钟信号，第六NMOS管MN6的源极接地；第二PMOS管MP2的源极接第一PMOS管MP1的漏极，第二PMOS管MP2的栅极接第五NMOS管MN5的源极；采样开关管MN0的栅极接第二PMOS管MP2的漏极，采样开关管MN0的源极接外部信号输入端，采样开关管MN0的漏极为信号输出端；第三NMOS管MN3的漏极接第二PMOS管MP2的漏接，第三NMOS管MN3的栅极接电源；第四NMOS管MN4的漏接接第三NMOS管MN3的源极，第四NMOS管MN4的栅极接正向时钟信号，第四NMOS管MN4的源极接地。本专利技术结构在图1所述传统栅压自举电路的基础上添加了自举电压增大电路，包括：采样电容C2、C3、MN7、MP3、MP4、MP5和MP6。其中，MP5源端接电源电压VDD、栅极接时钟控制信号PHP，漏端与采样电容C2的下极板及MP3的源端相连接，MP6源端接电源电压VDD、栅极接时钟控制信号PHP，漏端与采样电容C3的下极板及MP4的源端相连接，采样电容C2上极板与MP4漏端和MN7漏端相连接，MP4和MN7的栅极接时钟信号PHN，MN7源端接采样电容C3上极板并接地VSS。MP3栅极接时钟控制信号PHN，漏端作为自举电压VB输出端接至栅压自举电路MP1的源端和MN5的漏端。本专利技术的有益效果为：(1)大幅减小了采样开关的导通电阻，从而提高了响应速度。(2)大幅降低了输入电压Vin对采样开关的非线性失真影响，进而提高了采样开关的线性度和精度。(3)尤其适用于低电源电压的应用场景，明显提高了采样开关的线性度以及精度。附图说明图1为传统栅压自举电路原理图；图2为本专利技术的新型栅压自举电路原理图；图3为本专利技术的新型栅压自举电路工作原理图；其中，(a)为当PHN为低电平，PHP为高电平，(b)当PHN为高电平，PHP低高电平；图4为传统与本专利技术栅压自举电路的栅极电压VG的时域波形对比示意图；其中，(a)为传统电路，(b)为本专利技术的电路；图5为传统栅压自举开关的动态性能仿真结果示意图；图6为本专利技术的新型栅压自举开关电路的动态性能仿真结果示意图。具体实施方式下面结合附图对本专利技术进行详细的描述：如图2所示，本专利技术的一种用于采样保持电路的栅压自举开关电路，包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、采样开关管MN0、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第一电容C1、第二电容C2和第三电容C3；其中，第五PMOS管MP5的源极接电源，其栅极接正向时钟信号；第三PMOS管MP3的源极接第五PMOS管MP5的漏接，第三PMOS管MP本文档来自技高网...

【技术保护点】
一种用于采样保持电路的栅压自举开关电路，包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、采样开关管MN0、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第一电容C1、第二电容C2和第三电容C3；其中，第五PMOS管MP5的源极接电源，其栅极接正向时钟信号；第三PMOS管MP3的源极接第五PMOS管MP5的漏接，第三PMOS管MP3的栅极接正向时钟信号；第六PMOS管MP6的源极接电源，其栅极接正向时钟信号；第四PMOS管MP4的源极接第六PMOS管MP6的漏极，第四PMOS管MP4的栅极接反向时钟信号，第四PMOS管MP4的漏极通过第二电容C2后接第五PMOS管MP5的漏极；第七NMOS管MN7的漏极接第四PMOS管MP4的漏极，第七NMOS管MN7的源极接地；第四PMOS管MP4的源极通过第三电容C3后接地；第二NMOS管MN2的栅极接正向时钟信号，其源极接地；第一NMOS管MN1的漏极接第二NMOS管MN2的漏极，第一NMOS管MN1的栅极接反向时钟信号，第一NMOS管MN1的源极接外部信号输入端；第一PMOS管MP1的源极接第三PMOS管MP3的漏极，第一PMOS管MP1的栅极接第二PMOS管MP2的漏极，第一PMOS管MP1的漏极通过第一电容C1后接第二NMOS管MN2的漏极；第五NMOS管MN5的漏接接第三PMOS管MP3的漏极，第五NMOS管MN5的栅极接正向时钟信号；第六NMOS管MN6的漏接接第五NMOS管MN5的源极，第六NMOS管MN6的栅极接反向时钟信号，第六NMOS管MN6的源极接地；第二PMOS管MP2的源极接第一PMOS管MP1的漏极，第二PMOS管MP2的栅极接第五NMOS管MN5的源极；采样开关管MN0的栅极接第二PMOS管MP2的漏极，采样开关管MN0的源极接外部信号输入端，采样开关管MN0的漏极为信号输出端；第三NMOS管MN3的漏极接第二PMOS管MP2的漏接，第三NMOS管MN3的栅极接电源；第四NMOS管MN4的漏接接第三NMOS管MN3的源极，第四NMOS管MN4的栅极接正向时钟信号，第四NMOS管MN4的源极接地。...

【技术特征摘要】
1.一种用于采样保持电路的栅压自举开关电路，包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、采样开关管MN0、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第一电容C1、第二电容C2和第三电容C3；其中，第五PMOS管MP5的源极接电源，其栅极接正向时钟信号；第三PMOS管MP3的源极接第五PMOS管MP5的漏接，第三PMOS管MP3的栅极接正向时钟信号；第六PMOS管MP6的源极接电源，其栅极接正向时钟信号；第四PMOS管MP4的源极接第六PMOS管MP6的漏极，第四PMOS管MP4的栅极接反向时钟信号，第四PMOS管MP4的漏极通过第二电容C2后接第五PMOS管MP5的漏极；第七NMOS管MN7的漏极接第四PMOS管MP4的漏极，第七NMOS管MN7的源极接地；第四PMOS管MP4的源极通过第三电容C3后接地；第二NMOS管MN2的栅极接正向时钟信号，其源极接地；第一NMOS管MN1...

【专利技术属性】
技术研发人员：唐鹤，朱金粦，陈锐，何生生，高昂，彭传伟，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51