自举电路及使用自举电路的单极性逻辑电路制造技术

本披露的示例性实施例涉及一种自举模块以及利用所述自举模块补偿弱高情况的逻辑电路。所述自举模块可以使用具有与在所述逻辑电路中所利用的晶体管的沟道类型相同的单沟道类型的晶体管来实现，从而使得可以实现真正单极性电路，同时解决这种单极性电路的弱高问题。

【技术实现步骤摘要】
【国外来华专利技术】相关申请的交叉引用本申请要求2014年6月3日提交的美国临时申请第62/007,064号的优先权，该申请的披露内容通过引用以其全部结合于此。政府许可权本专利技术是在美国桑迪亚国家实验室(SandiaNationalLaboratory)授予的基金编号1383897下利用政府支持完成的。
本披露的示例性实施例涉及被配置成用于补偿单极性逻辑电路中的弱高(WeakHigh)问题的自举电路以及利用自举电路实现的单极性逻辑电路。
技术介绍
常规互补金属氧化物半导体(CMOS)技术的构建块由N沟道金属氧化物半导体场效应晶体管(NMOSFET)和P沟道金属氧化物半导体场效应晶体管(PMOSFET)组成。当晶体管的栅极电压不超过栅极阈值时，NMOSFET和PMOSFET正常处于非导通状态(例如，断开状态)。为了使用处于导通状态(例如，接通状态)下的MOSFET，通常需要向MOSFET的栅极电极施加足够大的栅极阈值电压(Vth)(例如，相对于MOSFET的源极电极的电压)。通常，Vth针对NMOSFET为正，并且针对PMOSFET为负。典型地，NMOSFET或PMOSFET的驱动电流大致与载流子迁移率(μ)和沟道宽度(W)成比例。因为给定半导体材料的电子迁移率(μe)不同于空穴迁移率(μp)，所以在CMOS电路中PMOSFET宽度(Wp)经常不同于NMOSFET宽度(Wn)，从而使得在CMOS电路中每个晶体管被设计成用于产生相同的电流量。更确切地，为了CMOS电路中电流匹配的目的，Wp/Wn之比通常被设置为迁移率之比μe/μp。例如，为了实现基于硅的CMOS逻辑电路中的电流匹配，PMOSFET的宽度通常为NMOSFET的宽度的2-3倍，对应于硅的μe/μp之比，以用于电流匹配。然而，即使具有调整的宽度，CMOS电路的速度最终受电路中具有较低载流子迁移率的晶体管的限制，因为较大的宽度还将增加级联逻辑栅极的负载电容，并因此降低整体速度。针对在μe值与μp值之间具有较大差距的半导体材料而言，CMOS电路的速度受具有最低值的μ的限制，并且用于上拉和下拉的漏电流不匹配，除非应用不切实际大的宽之比。不幸的是，μe与μp之间的不平衡在用于取代Si的那些涌现的半导体衬底中是很普遍的，如以下表I所示。此外，一些特殊的半导体衬底(如InGaZnO、CdSe、碳纳米管(CNT)和2D过渡金属二硫属化物(TMD))不具有用于CMOS电路的互补类型掺杂(即，不支持NMOSFET和PMOSFET器件)。从而，针对这些沟道材料，单极性逻辑是唯一现实的选择，因为单极性逻辑电路结合了N型器件或P型器件任一者，而非两者。SiGeGaAsIn0.53Ga0.47AsInAsEg(eV)1.10.661.40.750.35μn(cm2/v-s)1,3503,9004,6007,80040,000μp(cm2/v-s)4801,900500350＜500m*/m00.1650.120.0670.0410.024表I：示出了多种半导体的电子空穴迁移率，表明针对它们中的许多的较大的μe/μp之比。常规单极性逻辑电路经常包括耗尽型负载NMOS(或PMOS)逻辑和/或利用各种漂移恢复技术的传输门逻辑。耗尽型负载NMOS逻辑可能具有高静态功耗，这对于许多应用而言可能会是不想要的。传输门逻辑电路经常仅是伪单极性的，因为它们倾向于依赖于包括NMOSFET和PMOSFET器件两者的CMOS电路来实现全漂移，这增加了逻辑电路设计的成本和复杂性。已经研发了全N沟道(All-N-channel)CMOS逻辑电路(即，单极性逻辑电路)，其中的一些在美国专利第8,384,156号中被描述，该专利的披露内容通过引用以其全文结合在此。可以仅使用一个PMOSFET器件来识别类似的单极性逻辑电路。在单极性逻辑电路中，相同类型的晶体管(即，NMOSFET或者PMOSFET)用于既上拉又下拉输出电压电平，但是上拉和下拉晶体管的栅极是由互补输入驱动的。已经认识到，当使用NMOSFET(或PMOSFET)上拉(或下拉)电压电平时，单极性逻辑电路中存在“弱高”问题。弱高问题还可被表征为Vth损耗(Vth-loss)问题，因为所产生的输出电压通常最佳地针对NMOSFET单极性逻辑电路为Vdd-Vth(或者针对PMOSFET单极性逻辑电路为Ground+Vth)，其针对NMOSFET单极性逻辑电路为低于期望电压电平的|Vth|或者针对PMOSFET单极性逻辑电路为高于期望电压电平的|Vth|。常规的传输门逻辑电路经常在逻辑的输出级处对常规CMOS电路进行适配以恢复输出电平从而克服弱高问题。在这样做时，这种包括N型和P型器件两者的常规传输门逻辑电路因此不再是单极性电路。
技术实现思路
为了克服弱高问题，并真正实现单极性逻辑电路，本披露的示例性实施例包括单极性自举电路，该自举电路可以并入和/或离散地耦合至单极性逻辑电路。不像用于解决弱高问题的常规方法，如，使用“常通”器件(如耗尽型晶体管)、要求P沟道和N沟道晶体管两者(100％单极性)、或使用动态电路(例如，CLK控制晶体管)，本披露的示例性实施例使用具有相同沟道类型的晶体管作为逻辑电路。仿真结果表明，当电子与空穴迁移率之间的不平衡超过因数4时，利用自举电路的示例性实施例的单极性逻辑电路可以具有优于常规CMOS逻辑的性能优点。本披露的自举电路的示例性实施例可以与许多类型的单极性逻辑类型电路(如，U-CMOS逻辑和传输门逻辑)一起使用并且不使用常规CMOS电路来恢复Vth损耗。因此，包括自举电路的示例性实施例的逻辑电路可以是完全单极性。当所产生的单极性电路包括不可用于制造互补晶体管(例如，NMOSFET和PMOSFET)的沟道材料(例如，柔性薄膜、TMD、CNT等)时，维持功率的显著降低相比耗尽型NMOS(或PMOS)逻辑可以是可实现的。根据本披露的实施例，披露了一种用于双轨单极性逻辑电路的自举模块。所述自举模块包括：第一上拉晶体管，所述第一上拉晶体管具有第一端子、第二端子和第三端子，所述第一端子电耦合至第一电源轨，并且所述第三端子电容性耦合至所述第二端子。所述自举模块还包括：锁存电路，所述锁存电路电耦合至所述第二端子以基于所述第三端子处的电压控制所述第二端子处的电压。根据本披露的实施例，披露了一种包括逻辑模块和自举模块的逻辑电路。所述逻辑模块被配置成用于响应于一个或多个输入值在第一电路节点处输出逻辑值。所述自举模块电容性耦合至所述第一电路节点并且基于由所述第一逻辑模块输出的所述逻辑值贡献于所述第一电路节点处的电压。所述逻辑模块和所述自举模块包括多个晶体管，所述多个晶体管中的每个晶体管具有单沟道类型(例如，NMOSFET或PMOSFET)。根据本披露的实施例，披露了一种包括单极性逻辑电路和自举模块的集成电路。所述单极性逻辑电路包括单沟道类型的第一多个晶体管，并且具有第一电路节点和第二电路节点。所述第一和第二电路节点被配置成用于响应于一组输入信号提供互补逻辑值。所述自举模块包括所述单沟道类型的第二多个晶体管(例如，NMOSFET或PMOSFET)。所述自举模块电容性耦合至所述第一和第二节点并且被配置成用于基于所述第一和第二节点处的所述互补本文档来自技高网...

【技术保护点】
一种逻辑电路，包括：逻辑模块，所述逻辑模块被配置成用于响应于一个或多个输入值在第一电路节点处输出逻辑值；以及电容性耦合至所述第一电路节点的自举模块，所述自举模块被配置成用于基于正由所述第一逻辑模块输出的所述逻辑值贡献于所述第一电路节点处的电压。

【技术特征摘要】
【国外来华专利技术】2014.06.03 US 62/007,0641.一种逻辑电路，包括：逻辑模块，所述逻辑模块被配置成用于响应于一个或多个输入值在第一电路节点处输出逻辑值；以及电容性耦合至所述第一电路节点的自举模块，所述自举模块被配置成用于基于正由所述第一逻辑模块输出的所述逻辑值贡献于所述第一电路节点处的电压。2.如权利要求1所述的电路，其中，所述自举模块响应于所述第一电路节点处的电压并且响应于第二电路节点处表示与所述第一电路节点处的所述电压相关联的所述逻辑值的互补逻辑值的电压。3.如权利要求1所述的电路，其中，所述逻辑模块和所述自举模块包括多个晶体管，所述多个晶体管中的每个晶体管具有单沟道类型。4.如权利要求1所述的电路，其中，所述单沟道类型是N沟道MOSFET或P沟道MOSFET。5.如权利要求1所述的电路，进一步包括：互补逻辑模块，所述互补逻辑模块被配置成用于相比于由所述逻辑模块在所述第一电路节点处输出的所述逻辑值而在第二电路节点处输出互补逻辑值。6.如权利要求5所述的电路，其中，所述自举模块包括：第一上拉晶体管，所述第一上拉晶体管具有第一端子、第二端子和第三端子，所述第一端子电耦合至第一电源轨，并且所述第三端子电容性耦合至所述第二端子且电耦合至所述第一电路节点；以及第二上拉晶体管，所述第二上拉晶体管具有第一端子、第二端子和第三端子，所述第一端子电耦合至第一电源轨，并且所述第三端子电容性耦合至所述第二端子且电耦合至所述第二电路节点，所述第二上拉晶体管与所述第一上拉晶体管以并联电路配置安排。7.如权利要求6所述的电路，其中，所述自举模块进一步包括：锁存电路，所述锁存电路电耦合至所述第一和第二上拉晶体管的所述第二端子以控制所述第二端子处的电压。8.如权利要求7所述的电路，其中，所述锁存电路包括：第一下拉晶体管，所述第一下拉晶体管具有第一端子、第二端子和第三端子，其中，所述第一下拉晶体管的所述第一端子电耦合至所述第一上拉晶体管的所述第二端子，所述第一下拉晶体管的所述第二端子电耦合至第二电源轨，并且所述第三端子电耦合至所述第二上拉晶体管的所述第二端子。9.如权利要求8所述的电路，其中，所述锁存电路进一步包括：第二下拉晶体管，所述第二下拉晶体管具有第一端子、第二端子和第三端子，其中，所述第二下拉晶体管的所述第一端子电耦合至所述第二上拉晶体管的所述第二端子，所述第二下拉晶体管的所述第二端子电耦合至所述第二电源轨，并且所述第二下拉晶体管的所述第三端子电耦合至所述第一上拉晶体管的所述第二端子。10.如权利要求1所述的电路，其中，所述逻辑模块是逻辑与非门、逻辑与门、逻辑或门、逻辑或非门、异或门、或者异或非门中的至少一者。11.如权利要求1所述的电路，其中，所述逻辑模块包括全加法器电路的一部分。12.一种集成电路，包括：单极性逻辑电路，所述单极性逻辑电路包括单沟道类型的第一多个晶体管，所述单极性逻辑电路具有第一电路节点和第二电路节点，所述第一和第二电路节点被配置成用于响应于一组输入信号提供互补逻辑值；以及自举模块，所述自举模块包括所述单沟道类型的第二多个晶体管，所述自举模块电容性耦合至所述第一和第二节点并且被配置成用于基于所述第一和第二节点处的所述互补逻辑值贡献于所述第一电路节点处的电压。13.如权利要求12所述的电路...

【专利技术属性】
技术研发人员：孙啸，马佐平，
申请(专利权)人：耶鲁大学，
类型：发明
国别省市：美国;US