一种逐次逼近型模数转换器及其数字后端冗余校正方法技术

本发明专利技术公开了一种逐次逼近型模数转换器及其数字后端冗余校正方法，包括比较器；电荷重分配型数模转换器电路；采样保持电路；逐次逼近逻辑电路；数字校正逻辑电路。在逐次逼近数字逻辑中增加一次转换循环得到额外的校正位DCAL，校正逻辑通过校正位的数值判断电容的失配信息，并反馈给增加的电容补偿电路，对电容阵列进行校正，缓解分段式电荷重分配型模数转换电路中工艺失配和寄生电容的问题，从而提高逐次逼近型模数转换器的实际精度。该校正方法属于数字后端校正，在模数转换器进行转换的同时校正，并不影响模数转换器的正常工作；该方法能够对温度、电压变化等外界干扰因素作出响应，具有实时校正的优点。

【技术实现步骤摘要】

本专利技术属于模数混合集成电路设计领域，涉及一种逐次逼近型模数转换器及其数字后端冗余校正方法。
技术介绍
模数转换器是连接自然界模拟信号与数字处理系统的桥梁，是集成电路设计的一个重要方向。当代无线便携设备驱使模数转换器向着高速、高精度以及低功耗的方向发展。与快闪型模数转换器、流水线型模数转换器相比，逐次逼近型模数转换器拥有相对较低的功耗，中等甚至较高的转换速度和精度。其数字化程度高，能够充分受益于当代集成电路特征尺寸的日益缩小，因此被广泛应用，成为了模数转换器设计领域的一大热点。图1为逐次逼近型模数转换器的结构示意图。采样保持电路采集输入的模拟信号并且一直保持；逐次逼近逻辑电路将数字信号输入数模转换器，转换成估计的模拟量，再将估计的模拟量与采集的模拟量进行比较，比较结果反馈给逐次逼近逻辑电路。该逻辑通过二分法逐渐逼近所采集的模拟信号，最终得到最接近输入的数字输出。数模转换器是影响逐次逼近型模数转换器精度和速度关键模块。电荷重分配型数模转换器电路由电容阵列组成，该电路功耗低，并且其面积能够随着集成电路特征尺寸的缩小而缩小，因此广泛应用于逐次逼近型模数转换器中。图2为一个9位的电荷分配型数模转换器的电容阵列，随着转换器精度的提升，电路中的电容值和面积将呈指数增长。因此，该结构不适合用于高精度的逐次逼近型模数转换器。分段式电容阵列可以解决电容值和面积随分辨率增长过快的问题。图3为一个9位的分段式电容阵列，该阵列由高位电容阵列、低位电容阵列以及连接两个阵列的桥电容CB组成。高位电容阵列和低位电容阵列相同，都是由容值为C，C，2C，4C，8C(C是单位电容值)五个电容组成，桥电容的大小为16/15C。相比于传统的电容阵列，电容分段式阵列将电容值减小到了33.07C。然而电容分段式结构容易受到失配和寄生的影响，带来非线性，影响整个逐次逼近型模数转换器的性能。如图4所示，电容CP1和CP2是寄生电容，该电容值取决于制造工艺，会使得设计好的高位电容阵列与低位电容阵列的比重失调；桥电容CB往往不是一个整数，实际制造的过程很难精确地产生这样一个数值，于是桥电容值与理想值也有一定的偏差。桥电容的失配和寄生电容的存在，会很大程度上降低模数转换器的精度。
技术实现思路
基于上述背景，针对电容分段式逐次逼近型模数转换电路存在的工艺失配和寄生电容的问题，本专利技术提出了一种数字后端冗余校正方法，在逐次逼近数字逻辑中增加一次转换循环得到额外的校正位DCAL，校正逻辑通过校正位的数值判断电容的失配信息，并反馈给增加的电容补偿电路，对电容阵列进行校正，缓解分段式电荷重分配型模数转换电路中工艺失配和寄生电容的问题，从而提高逐次逼近型模数转换器的实际精度。定量分析电容失配和寄生电容引起的分段式数模转换电路的非线性。以图4所示的9位的分段式模数转换器的电容阵列为例，高位端电容C7～CS和低位端电容C3～Cd的上极板分别接在桥电容CB的两端；高位端电容的上极板同时与比较器的输入端相连；桥电容的两端通过开关连接到VCM，这里VCM＝1/2VDD,VDD是给定的参考电压。电容C7～C0用于产生9位的输出码，高位端的电容CS是采样电容，低位端的Cd是匹配电容，CP1，CP2是寄生电容。在采样阶段，开关闭合，即所有电容的上极板连接到VCM；高位端的电容下极板对输入电压VIN进行采样，低位端的电容下极板连接到VCM。在转换阶段，开关打开，高位端的所有电容下极板接到VCM，从而将输入电压与VCM进行比较。模数转换器的最高位D8将由以下规则产生：如果VP-VCM>0,那么D8＝0，同时电容C7的下极板将被转接到地端GND；如果VP-VCM<0,则D8＝1，电容C7的下极板将被接到VDD。然后，模数转换器的第二位输出D7将以同样的方式产生。该过程一直持续到9位输出D8～D0全部转换完成。将低位端所有电容和桥电容的等效电容表示为CEF，该等效电容与单位电容C的比值定义为ε。在不存在失配与寄生的条件下，ε＝1；但是考虑到桥电容CB的失配以及寄生电容CP1和CP2的影响，ε可以表示为：ϵ=16·(CB+CP1)16·C+CB+CP1+CP2]]>若ε不等于1，那么在模数转换器的输出中将产生错误码，如图5所示。如果ε<1，输出码中将产生宽码错误，数码“xxxx11111”和“xxxx00000”的数码密度会多于其他的输出码；如果ε>1，输出码中出现失码错误，数码“xxxx11111”和“xxxx00000”的数码密度将少于其他的输出码。本专利技术利用宽码和失码的数码特征进行数字校正。首先，当9位的输出数码全部转换完成以后，数字逻辑会控制低位端的匹配电容Cd进行额外的一次转换，根据上述的转换规则，若前一位数码D0＝0，将Cd的下极板接到GND；若D0＝1，则将Cd的下极板接到VDD；从而得到一位冗余校正位DCAL。当校正逻辑检测到输出码为“xxxx00000”时，同时检测其校正位DCAL。由图6可以看出，若ε<1，此时的校正位DCAL在某些输入下会等于“0”；若ε≥1，则校正位DCAL在任何输入下都等于“1”。因此，可以通过检测逐次逼近型模数转换器输出中数码“xxxx00000”的校正位DCAL来判断是否存在失配，并进行数字校正。若检测到的DCAL一直为“1”，那么可以判断ε>1，数字校正逻辑会减小ε；若检测到DCAL为0，可以判断ε<1，校正逻辑会适当提高ε使其接近于1，从而实现校正。为实现上述目的，本专利技术的技术方案如下：一种带有数字后端校正功能的逐次逼近型模数转换器，其特征包括：比较器；与比较器输入端相连的带校正模块的电荷重分配型数模转换器电路；与上述的数模转换器电路、比较器相连的采样保持电路；与比较器输出端相连的能够产生校正位的逐次逼近逻辑电路；与逐次逼近逻辑电路、数模转换器电路相连接的数字校正逻辑电路。所述的校正模块是可调节的补偿电容，由四路开关控制的电容并联实现，如图7所示，这四路电容的容值分别为：0.5C，C，2C，4C；其中0.5C的电容由两个容值为C的单位电容串联得到，2C和4C的电容分别由两个和四个容值为C的单位电容并联得到，数字校正逻辑电路通过控制四路电容的开关来调整补偿电容的等效容值，调节范围为0～7.5C。图8是增加补偿电容以后的数模转换器电容阵列的结构示意图。图9为数字校正逻辑电路的示意图，所述的数字校正逻辑电路包括：“xxxx00000”数据选择器、9位计数器A、8本文档来自技高网...

【技术保护点】
一种带有数字后端校正功能的逐次逼近型模数转换器，其特征在于包括：比较器；与比较器输入端相连的带校正模块的电荷重分配型数模转换器电路；与上述的数模转换器电路、比较器相连的采样保持电路；与比较器输出端相连的能够产生校正位的逐次逼近逻辑电路；与逐次逼近逻辑电路、数模转换器电路相连接的数字校正逻辑电路。

【技术特征摘要】
1.一种带有数字后端校正功能的逐次逼近型模数转换器，其特征在于包括：
比较器；
与比较器输入端相连的带校正模块的电荷重分配型数模转换器电路；
与上述的数模转换器电路、比较器相连的采样保持电路；
与比较器输出端相连的能够产生校正位的逐次逼近逻辑电路；
与逐次逼近逻辑电路、数模转换器电路相连接的数字校正逻辑电路。
2.根据权利要求1所述的逐次逼近型模数转换器，其特征在于所述的校正模块是可调节的补
偿电容，由四路开关控制的电容并联实现，这四路电容的容值分别为：0.5C，C，2C，4C；
其中0.5C的电容由两个容值为C的单位电容串联得到，2C和4C的电容分别由两个和四个
容值为C的单位电容并联得到，数字校正逻辑电路通过控制四路电容的开关来调整补偿电容
的等效容值，调节范围为0～7.5C。
3.根据权利要求1所述的逐次逼近型模数转换器，其特征在于所述的数字校正逻辑电路包括：
“xxxx00000”数据选择器、9位计数器A、8位计数器B、“1”选择器、“0”选择器、4位上升/
下降计数器C，逐次逼近型模数转换器的9位输出数码与“xxxx00000”数据选择器的输入相连，
校正位的输出与“1”选择器、“0”选择器的输入相连，“xxxx00000”与“1”选择器的输出共同连到
9位计数器A的输入；“xxxx00000”与“0”...

【专利技术属性】
技术研发人员：朱晓雷，王武广，黄汝霖，邵雷来，孙国权，
申请(专利权)人：浙江大学，
类型：发明
国别省市：浙江;33