一种逐次逼近全差分模数转换器及其工作流程制造技术

本发明专利技术属于模拟数字转换技术领域，尤其涉及一种逐次逼近全差分模数转换器及其工作流程。本发明专利技术基于共模电压复位的全差分结构分段DAC，提出一种新的电荷重分配电容的切换方式。对于普通逐次逼近模数转换器(SAR ADC)，一个时钟周期内电容阵列只能切换一次，导致要求的时钟频率高，量化时间长。该切换技术通过分段电容以及流水线式电容切换方式，实现每次时钟周期都有两个数据比较结果，每个周期实现两个电容切换，每一次量化的结果为这一次高H位和上一次低L位的结果。从而达到在不影响SAR ADC精度的前提下提高速度。

A successive approximation fully differential analog to digital converter and its working flow

The invention belongs to the technical field of analog digital conversion, in particular to a successive approximation fully differential analog to digital converter and its working process. Based on the fully differential structure section DAC with common mode voltage reset, a new switching mode of charge redistribution capacitor is proposed. For ordinary successive approximation ADC (SAR ADC), a clock cycle switching capacitor array only once, resulting in high clock frequency requirements, long time quantization. The switching technique by segmented capacitor and line type capacitor switching mode, realize each clock cycle has two data comparison, each cycle to achieve two capacitor switching every time, quantitative results for this time on a high H and low L results. In order to improve the speed without affecting the precision of ADC SAR.

【技术实现步骤摘要】

本专利技术属于模拟数字转换
，尤其涉及一种逐次逼近全差分模数转换器及其工作流程。
技术介绍
高速模数转换器ADC是数据采集系统的核心部分，也是影响数据采集系统精度和速度的重要因素。目前，实时信号处理机要求高速ADC采样率尽可能接近中频甚至高频，从而尽量多的得到目标信息。因而，高速ADC的性能好坏会直接影响整个信号处理系统性能的好坏。在许多高速通信系统，如UWB、OFDM等都需要模数转换器将射频信号转化为数字信号方便后级基带处理。随着半导体工艺的不断进步，MOS管的本征增益不断降低，但是特征频率也随之不断提高。SARADC自身工作流程和数字化的电路特性使其从工艺尺寸降低的过程中得到很大的受益，速度和功耗都得到很大优化。高速低功耗SARADC在科研、生产中具有极重要的意义，并且在高速ADC领域相比其他类型ADC具有极大的竞争力。为了实现更高速SARADC，一种办法是结合SAR和Flash两种结构结合来提高SARADC的转换速度，每次比较2位，使得单通道ADC的速度得到提高。多比特/每比较周期SARADC采用了2-bit/cycle的结构。其中单通道多比特/每比较周期SARADC采用了3个DAC和比较器，在每次比较过程中用3个比较器进行了2位flash量化，然后控制3个DAC产生了下次比较的3个参考电压，从而实现了逐次比较的过程。比特/每比较周期结构可以大幅度提高SARADC的比较速度，但是也会受到FlashADC误差的影响，比如：多个比较器的失调和多个电容阵列间的失配都会导致额外的非线性；同时每次比较前DAC在电荷重分配时的控制逻辑由以前的一位变成多位，也会更加复杂，导致额外的数字电路延迟。但是目前没有一种SARADC实现既提高了单通道DAC转换效率的优点，又避免了使用多的比较器和电容阵列。
技术实现思路
针对上述存在问题或不足，为实现SARADC既提高单通道DAC转换效率的优点，又避免使用多的比较器和电容阵列，本专利技术提供了一种逐次逼近全差分模数转换器及其工作流程，基于全差分结构，其流水线式电荷共享方式如图1所示，对粗DAC和精DAC同时进行切换，从而提高模数转换器的速度。为了实现上述目的，本专利技术的技术方案是：一种逐次逼近全差分模数转换器，包括两列匹配的开关电容阵列构成的DAC模块、比较器模块、SAR控制电路模块以及切换控制电路模块。DAC模块包括粗DAC和精DAC，粗DAC和精DAC均采用共模电压复位的全差分结构，粗DAC与精DAC通过控制耦合电容Cc进行电荷共享；其中精DAC采用与粗DAC电容结构相匹配的独有电压作为电源和地。比较器模块包括粗比较器和精比较器，依次与粗DAC和精DAC相对应连接；各比较器比较对应的DAC电压并把结果传递给SAR控制电路模块，SAR控制电路模块依据该结果对切换控制电路模块进行操作。切换控制电路模块控制DAC模块中电容阵列切换以及电荷重分配中相关开关切换过程。相关开关具体为：开关Φ1控制耦合电容Cc下极板与Vcm之间互连的开关；开关Φ2控制耦合电容Cc上极板与Vcm之间互连的开关；开关Φ3控制耦合电容Cc下极板与精DAC输出端之间互连的开关；开关Φ4控制耦合电容Cc上极板与粗DAC输出端之间互连的开关；开关Φ5控制精DAC上极板与Vcm之间互连的开关。其中将Cc耦合到粗DAC阵列中时，开关Φ2、Φ3断开，开关Φ1、Φ4闭合；将Cc耦合到精DAC阵列中时，开关Φ2、Φ3闭合，Φ1、Φ4断开；当精DAC复位操作时，开关Φ5闭合，其余开关保持状态，其它情况下开关Φ5皆断开。进一步的，所述精DAC采用分段结构，高段与低段之间通过电容Cs连接，粗DAC通过电容Cc耦合到精DAC上(如图2所示)。精DAC的电容阵列有L位二进制结构；粗DAC为H位的二进制结构。对DAC模块所有电容进行编号，记CMi(i＝1,2,3,…,H)为粗DAC电容，其中Ci＝23+iC；记CLj(j＝1～L)为精DAC电容Cj＝2j-1C。精DAC的电源采用地电位采用两组相同的DAC以全差分的形式接入对应比较器的正、负输入端，用DAC_p、DAC_n对两列DAC加以区别。下面切换过程的描述都是以DAC_p为例，DAC_n的切换过程与DAC_p互补。定义以下符号：Vref代表A/D转换器的参考电压；Vcm代表共模电平，其值Vcm＝0.5Vref；Vip、Vin、Vi表示待量化的输入差分信号，Vi＝Vip-Vin；bi表示比较器比较结果，其中bi(n)入表示第N个数据的第i位结果；Vx分别表示电容切换差分粗DAC输出DAC_p的参考电压，Vy分别表示电容切换粗差分DAC输出DAC_n的参考电压。Vx1分别表示电容切换差分精DAC输出fine-dacp的参考电压，Vy1分别表示电容切换差分精DAC输出fine-dacn的参考电压。为提高SARADC速度，一种与电路结构配套的流水线式电荷共享切换方法被应用到A/D转换器中。A/D转化器中粗DAC采样保持后进行量化，电容从高到低逐位进行量化。同时精比较器没有采样这个过程，在这段时间比较着上一次的数据。量化完成后输出这一次量化的高位和上一次量化的低位的结果，然后通过对耦合电容Cc的切换动作，将这次量化后的电压传入精DAC。粗DAC开始对下一次采样数据进行采样量化，此时精DAC对这一次数据进行量化。上述ADC具体工作流程如下：步骤1：电路上电复位，粗ADC采样保持，精ADC下极板均接共模电平Vcm，同时精ADC电容阵列进行量化。粗DAC进行采样，粗DAC电容阵列上极板接输入信号，下极板接共模电平Vcm。耦合电容Cc耦合到粗DAC内。假设此时采样的数据为第N个数据。精DAC正在对第N-1位的低段数据进行量化。步骤2：待步骤1采样完成后，粗ADC的电容阵列进行切换，同时精ADC也电容阵列进行切换。并将结果输出。对于粗DAC来说，此时假设Vip-Vin>0，那么P端切换时，C1从Vcm切换到gnd，而粗DAC其它电容仍然接到Vcm，在这个周期结束时粗DACP端产生的稳定电压为Vip-1/4Vref。同理切换时粗DACN端产生的稳定电压为Vin+1/4Vref，此时bi＝1。假设Vip-Vin<0，那么P端切换时，C1从Vcm切换到Vref，而粗DAC其它电容仍然接到Vcm，在这个周期结束时粗DACP端产生的稳定电压为Vip+1/4Vref。同理切换时粗DACN端产生的稳定电压为Vin-1/4Vref，此时bi＝0。所以第二个周期比较的是Vip-Vin±1/2Vref与0V的大小。可知量化完成后DAC两端比较的电压为其中bi＝1表示第i个±取-，bi＝0表示第i个±取+。上述过程是粗DAC对第N个数据的高段进行切换的过程。此时精DAC进行的是低段切换过程。这个步骤完成后将第N位高段数据和第N-1位低段数据结果输出。步骤3：量化完成后，对精ADC进行复位，此时精DAC上下极板均接共模电平Vcm。粗ADC保持状态。这个步骤是为了将上一次残留在精DAC上的电荷消除，防止第N-1位的结果影响到之后第N位结果的量化。步骤4：复位完成后，对耦合电容Cc左右开关进行切换，具体切换步骤如图2所示，将耦合电容Cc耦合到精比较器内，此时精DAC下极板均接共本文档来自技高网...

【技术保护点】
一种逐次逼近全差分模数转换器，其特征在于：包括两列匹配的开关电容阵列构成的DAC模块、比较器模块、SAR控制电路模块以及切换控制电路模块；所述DAC模块包括粗DAC和精DAC，粗DAC和精DAC均采用共模电压复位的全差分结构，粗DAC与精DAC通过控制耦合电容Cc进行电荷共享；其中精DAC采用与粗DAC电容结构相匹配的独有电压作为电源和地；所述比较器模块包括粗比较器和精比较器，依次与粗DAC和精DAC相对应连接；各比较器比较对应的DAC电压并把结果传递给SAR控制电路模块，SAR控制电路模块依据该结果对切换控制电路模块进行操作；所述切换控制电路模块控制DAC模块中电容阵列切换以及电荷重分配中相关开关切换过程；所述相关开关具体为：开关Φ1控制耦合电容Cc下极板与Vcm之间互连的开关；开关Φ2控制耦合电容Cc上极板与Vcm之间互连的开关；开关Φ3控制耦合电容Cc下极板与精DAC输出端之间互连的开关；开关Φ4控制耦合电容Cc上极板与粗DAC输出端之间互连的开关；开关Φ5控制精DAC上极板与Vcm之间互连的开关。

【技术特征摘要】
1.一种逐次逼近全差分模数转换器，其特征在于：包括两列匹配的开关电容阵列构成的DAC模块、比较器模块、SAR控制电路模块以及切换控制电路模块；所述DAC模块包括粗DAC和精DAC，粗DAC和精DAC均采用共模电压复位的全差分结构，粗DAC与精DAC通过控制耦合电容Cc进行电荷共享；其中精DAC采用与粗DAC电容结构相匹配的独有电压作为电源和地；所述比较器模块包括粗比较器和精比较器，依次与粗DAC和精DAC相对应连接；各比较器比较对应的DAC电压并把结果传递给SAR控制电路模块，SAR控制电路模块依据该结果对切换控制电路模块进行操作；所述切换控制电路模块控制DAC模块中电容阵列切换以及电荷重分配中相关开关切换过程；所述相关开关具体为：开关Φ1控制耦合电容Cc下极板与Vcm之间互连的开关；开关Φ2控制耦合电容Cc上极板与Vcm之间互连的开关；开关Φ3控制耦合电容Cc下极板与精DAC输出端之间互连的开关；开关Φ4控制耦合电容Cc上极板与粗DAC输出端之间互连的开关；开关Φ5控制精DAC上极板与Vcm之间互连的开关。2.如权利要求1所述逐次逼近全差分模数转换器，其特征在于：所述DAC模块的DAC均为二进制阵列结构。3.如权利要求1所述逐次逼近全差分模数转换器，其特征在于：所述精DAC采用...

【专利技术属性】
技术研发人员：宁宁，廖京，杜翎，王岑，张中，何沁，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51