基于TSPC电路的异步时钟信号产生电路制造技术

本发明专利技术公开一种基于真单相位时钟控制(True Single Phase Clocked，TSPC)电路的异步时钟信号产生电路。该电路用于模数转换芯片(ADC)内部产生异步时钟信号的功能。所述电路包含包括具有复位功能的TSPC触发器，TSPC触发器链，以及其他功能单元。本发明专利技术具有以下有益效果：提供一种基于真单相位时钟控制电路的异步时钟信号产生电路，克服现有ADC同步控制电路转换消耗时间长的不足，进一步提高电路的转换速度，并且由于包含复位功能的TSPC触发器从而消除因节点X、Y的不确定性而产生错误的输出信号，提高异步时钟信号产生电路的可靠性。

【技术实现步骤摘要】

本专利技术涉及模数转换ADC芯片内部所使用的异步时钟信号产生电路领域，特别涉及一种基于TSPC电路的异步时钟信号产生电路。
技术介绍
电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之同步。由于异步电路具有下列优点：无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性，因此近年来对异步电路研究快速增加。异步电路主要是组合逻辑电路，用于产生地址译码器、先进先出缓冲或存储器的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路(寄存器或各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟，而所有的状态变化都是在时钟的上升沿或下降沿完成的。逐次逼近式(SuccessiveApproximationRegister，SAR)模拟数字转换器属于中等速度模数转换器，其最大特点是低功耗，容易实现零静态功耗。因此，利用SARADC低功耗特性，提高SARADC转换速度，从而替代流水线式ADC等高速高功耗模数转换器是很有意义的研究方向。提高SARADC转换速度是目前SARADC一大热门研究方向。SARADC通过逐步逼近的方法来完成模数转换，得到一个N位结果至少要N+1步，其中1步用于采样，N步用于转换。转换每步由三部分时间组成：控制电路延时，DAC稳定时间，比较器分辨时间。这三部分延时与工艺密切相关。所以可以通过调整控制电路来提高速度。SARADC控制电路从总体上来说包括同步和异步两种。同步控制电路需要一个频率大约为(N+1)fs的内部时钟，而转换时每步转换消耗的时间是一样的。异步控制电路系统时钟频率和系统转换速率相等，采样完后SARADC自动产生转换所需的时钟。而每步转换完后自动开始下一步转换，每步转换消耗的时间是不一样的。每步转换的时间与剩余的信号(余量)有关。余量越大，比较器分辨得越快，越快完成比较。由于余量越大，某步转换完成得越快，而同步方法设置每步转换时间时只能满足最慢的情况，所以异步控制电路比同步控制电路更快。
技术实现思路
本专利技术的目的是针对上述现有ADC同步控制电路转换消耗时间长的不足，提供一种基于真单相位时钟控制(TrueSinglePhaseClocked，TSPC)电路的异步时钟信号产生电路，从而进一步提高电路的转换速度。同步控制电路与异步控制电路的消耗时间之比的最小值为：如果N足够大，比值可以化简为0.5。由此可见异步控制方法在提高转换速度方面是相当有效的。为了实现上述专利技术目的，本专利技术采用以下技术方案：基于TSPC电路的异步时钟信号产生电路，该异步时钟信号产生电路由内部异步时钟电路，valid信号生成电路及clkc信号产生电路构成；所述内部异步时钟电路由十个TSPC触发器电路构成，其中，所述内部异步时钟电路的第一个触发器的输入端接VDD信号，触发信号接valid信号生成电路输出的valid信号，复位端接CLK信号，第一个触发器的输出信号为clk1；第二个触发器的输入端接第一个触发器的输出端，触发信号接所述valid信号，复位端接CLK信号，第二个触发器的输出信号为clk2；第三个触发器输入端接第二个触发器的输出端，触发信号接所述valid信号，复位端接CLK信号，第三个触发器的输出信号为clk3；第四个触发器输入端接第三个触发器的输出端，触发信号接所述valid信号，复位端接CLK信号，第四个触发器的输出信号为clk4；以此类推，前一级的输出作为后一级的输入，依次得到信号clk1～clk10；clkc信号产生电路最终通过将所述信号clk10、所述valid信号及所述CLK信号通过或门相接产生内部工作时钟信号clkc。典型TSPC触发器电路由第一级反相器、第二级反相器、第三极反相器和复位结构构成；所述第一级反相器包括两个PMOS管M2和M3，一个NMOS管M1；其中M3管栅极与M1管栅极相连形成反相器并作为数据的输入端，M2管的栅极与时钟信号CLK相连，作为控制数据从第一级传递到第二级的闸门；所述第二级反相器包括两个NMOS管M4和M5，一个PMOS管M6；M6管与M4管相连接入CLK信号，第一级反相器的输出节点X与M5管栅极相连，且作为第二级反相器的输入；所述第三极反相器包括两个NMOS管M7和M8，一个PMOS管M9；M8管栅极接CLK信号用于控制第二级反相器与第三级反相器之间的传递，M9管与M7管的栅极相连接于Y节点，且与第二级反相器的输出端相接。所述复位结构包括第一级复位电路，所述第一级复位电路由两个PMOS管M12和M13，一个NMOS管M11组成，M11管与M12管组成反相器；在复位信号RES的上升沿到来时使得M13管导通，节点X被拉高至VDD电平，从而消除因节点X的不确定性而产生错误的信号。所述复位结构还包括一第二级复位电路，所述第二级复位电路由一个NMOS管M10组成，M10管的漏极与Y节点相连，栅极接RES信号。在信号RES上升沿到来时M10管导通，Y节点被拉到地电平，从而消除因节点Y的不确定性而产生错误的输出信号。所述valid信号生成电路由比较器比较结果所输出的差分信号通过一个或门电路产生，所述valid信号生成电路进一步包括由M1与M2管构成的信号输入管、PMOS管M3、NMOS管M4、PMOS管M5，其中M1管栅极所接信号C1与M2管栅极所接信号C2为比较器比较所输出的差分信号，M1、M2管的漏极连接在一起与PMOS管M3的源极相接作为PMOS管M5与NMOS管M4的栅极输入端，M5管的源极与M4管的漏极相连接形成电路的输出端，输出所述valid信号。所述clkc信号产生电路包括NMOS管M1～M3、PMOS管M4、M6及NMOS管M5，所述NMOS管M1～M3为信号输入管；其中NMOS管M1的栅极接信号clk10，NMOS管M2的栅极接所述信号valid，NMOS管M3的栅极接信号CLK；NMOS管M1～M3的漏极连接在一起与PMOS管M4的源极相接作为PMOS管M6与NMOS管M5的栅极输入端，PMOS管M6的源极与NMOS管M5的漏极相连接形成电路的输出端，最终输出所述clkc信号。本申请的主要工作原理：当CLK＝0时，输入反相器在节点X上采样反相器的D输入。第二个动态反相器处于预充电状态，由M6将节点Y充电至VDD。第三个反相器处于维持状态，因为M8和M9均关断。因此在时钟的低电平阶段，最后一个(静态)反相器的输入保持着它原来的值，因而输出Q处于稳定的状态。在时钟的上升沿，动态反相器M4-M6求值。如果X在上升沿处是高电平，那么节点Y放电。在时钟的高电平阶段第三个反相器M7-M9导通，在Y节点上的值传送到输出Q。在时钟的正电平阶段，如果D输入翻转到高电平，则节点X翻转到低电平。因此输入必须保持稳定，直到节点X在时钟上升沿之前的值传送到Y。X、Y点的不确定性会在下一个周期影响ADC的数据转换，因此本申请在X、Y点处各增加一个复位电路。复位电路由M10-M13四个MOS管组成。M10管为Y节点的复位管，在复位信号RES上升沿到本文档来自技高网...

【技术保护点】
基于TSPC电路的异步时钟信号产生电路，其特征在于：该异步时钟信号产生电路由内部异步时钟电路，valid信号生成电路及clkc信号产生电路构成；所述内部异步时钟电路由十个TSPC触发器电路构成，其中，所述内部异步时钟电路的第一个触发器的输入端接VDD信号，触发信号接valid信号生成电路输出的valid信号，复位端接CLK信号，第一个触发器的输出信号为clk1；第二个触发器的输入端接第一个触发器的输出端，触发信号接所述valid信号，复位端接CLK信号，第二个触发器的输出信号为clk2；第三个触发器输入端接第二个触发器的输出端，触发信号接所述valid信号，复位端接CLK信号，第三个触发器的输出信号为clk3；第四个触发器输入端接第三个触发器的输出端，触发信号接所述valid信号，复位端接CLK信号，第四个触发器的输出信号为clk4；以此类推，前一级的输出作为后一级的输入，依次得到信号clk1～clk10；clkc信号产生电路最终通过将所述信号clk10、所述valid信号及所述CLK信号通过或门相接产生内部工作时钟信号clkc。

【技术特征摘要】
1.基于TSPC电路的异步时钟信号产生电路，其特征在于：该异步时钟信号产生电路由内部异步时钟电路，valid信号生成电路及clkc信号产生电路构成；所述内部异步时钟电路由十个TSPC触发器电路构成，其中，所述内部异步时钟电路的第一个触发器的输入端接VDD信号，触发信号接valid信号生成电路输出的valid信号，复位端接CLK信号，第一个触发器的输出信号为clk1；第二个触发器的输入端接第一个触发器的输出端，触发信号接所述valid信号，复位端接CLK信号，第二个触发器的输出信号为clk2；第三个触发器输入端接第二个触发器的输出端，触发信号接所述valid信号，复位端接CLK信号，第三个触发器的输出信号为clk3；第四个触发器输入端接第三个触发器的输出端，触发信号接所述valid信号，复位端接CLK信号，第四个触发器的输出信号为clk4；以此类推，前一级的输出作为后一级的输入，依次得到信号clk1～clk10；clkc信号产生电路最终通过将所述信号clk10、所述valid信号及所述CLK信号通过或门相接产生内部工作时钟信号clkc。2.根据权利要求1所述的基于TSPC电路的异步时钟信号产生电路，其特征在于:所述TSPC触发器电路由第一级反相器、第二级反相器、第三极反相器和复位结构构成。3.根据权利要求2所述的基于TSPC电路的异步时钟信号产生电路，其特征在于:所述第一级反相器包括两个PMOS管M2和M3，一个NMOS管M1；其中M3管栅极与M1管栅极相连形成反相器并作为数据的输入端，M2管的栅极与时钟信号CLK相连，作为控制数据从第一级传递到第二级的闸门。4.根据权利要求2所述的基于TSPC电路的异步时钟信号产生电路，其特征在于:所述第二级反相器包括两个NMOS管M4和M5，一个PMOS管M6；M6管与M4管相连接入CLK信号，第一级反相器的输出节点X与M5管栅极相连，且作为第二级反相器的输入。5.根据权利要求2所述的基于TSPC电路的异步时钟信号产生电路，其特征在于:所述第三极反相器包括两...

【专利技术属性】
技术研发人员：陆许明，徐永键，徐广健，陈凡，谭洪舟，
申请(专利权)人：中山大学，中山大学花都产业科技研究院，
类型：发明
国别省市：广东;44