同步系统里的异步逐次逼近寄存器模数转换器(SAR ADC)技术方案

本发明专利技术提供的校正异步逐次逼近寄存器(SAR)模数转换器(ADC)，能够检测并校正亚稳态误差。模拟信号是由系统时钟同步采样的，但数据比特是异步转换的。有效检测器比较来自比较器的真和补输出，该比较器比较采样电压和由SAR的数字测试值产生的DAC电压。一旦真和补输出的差值超过一个逻辑阈值，那么有效检测器就触发一个VALID信号，其表示比较步骤已经完成。然后，比较结果被锁存作为一个数据比特，SAR向前进到下一个测试值。一旦已经转换了所有的数据比特，发出一个转换结束信号(EOC)。如果在系统时钟结束之前没有出现EOC，那么就检测到一个亚稳态误差。没有完成比较的当前数据比特被强制为高(High)，而所有其它未被转换的数据比特被强制为低(Low)。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及模数转换器(ADC)，特别涉及校正型逐次逼近寄存器(SAR)ADC。
技术介绍
多种类型的模数转换器(ADC)已经被广泛用于各种应用当中。闪速式(flash)ADC在一瞬间比较模拟信号电压和多个电压电平，以产生一个表示模拟电压的多比特数字字。逐次逼近型ADC使用一系列阶段(stage)以将一个模拟电压转换成数字位。每个阶段都比较一个模拟电压和一个基准电压，产生一个数字比特。算法、再循环或循环ADC使用一个环路来转换模拟信号。数字比特是在同一个比较器阶段里的多个循环里产生的。图1显示一个逐次逼近寄存器ADC。逐次逼近寄存器SAR102接收一个时钟CLK，并包含一个寄存器值，其不断改变而逐渐接近模拟输入电压VIN。例如，当与0.312伏特的VIN进行比较时，在SAR102中的值可以开始是0.5，然后是0.25，然后是0.375，然后是0.313，然后是0.281，然后是0.296，然后是0.304，然后是0.308,然后是0.31，然后是0.311，最后是0.312。SAR102输出当前的寄存器值到数模转换器(DAC)100，其接收一个参考电压VREF，并将寄存器值转换成一个模拟电压VDAC。输入模拟电压VIN被施加到采样保持电路104上，其采样并保持VIN值。例如，一个电容器可以由VIN进行充电，然后该电容器与VIN隔离，保持模拟电压。被采样保持电路104采样的输入电压施加在比较器106的反相输入上。被转换的模拟电压VDAC施加在比较器106的非反相输入。比较器106比较转换的模拟电压VDAC和采样的输入电压，当转换的模拟电压VDAC高于采样的VIN时产生一个高输出VCOMP，SAR102里的寄存器值就太高。然后，SAR102里的寄存器值可以降低。当转换的模拟电压VDAC低于采样的输入电压时，比较器106产生一个低输出VCOMP到SAR102。SAR102里的寄存器值就太低。然后，SAR102里的寄存器值可以升高用于下一个循环。SAR102里的寄存器值是一个N比特的二进制值，其中D(N-1)是最高有效比特(MSB)，D0是最低有效比特(LSB)。SAR102可以首先设置MSBD(N-1)，然后比较转换的模拟电压VDAC和输入电压VIN，然后根据比较结果调整MSB和/或设置下一个MSBD(N-2)。重复设置和比较循环直到N次循环后设置LSB。在最后一个循环后，循环结束信号EOC被激活以显示循环完成。一个状态机或其它控制器可以与SAR102—起使用或者包含在SAR102内，以控制顺序。图2显示SARADC解析一个输入电压。SAR102的寄存器值初始被设置为1/2，或10000。比较器106确定输入电压VIN低于来自SAR102的转换值，所以在下一循环，SAR102被设置为1/4，或01000。比较器106确定输入电压VIN高于来自SAR102的转换值，所以在第三循环，SAR102被设置为3/8，或01100。比较器106确定输入电压VIN低于来自SAR102的转换值，所以在第四循环，SAR102被设置为5/6，或01010。现在比较器106确定输入电压VIN高于来自SAR102的转换值，所以在第五循环，SAR102被设置为9/32，或01011。最后的比较是VIN高于转换值，因此最终结果是01011。图3A-C显示ADC的亚稳态误差(metastabilityerrors)。一个接收器或类似电路的模拟前端(AFE)可以包括一个如图1所示的SAR-ADC，以将所接收到的模拟信号数字化。在一个采样时钟的每个上升边沿，都可以转换一个采样信号，采样时钟可以被同步到SAR时钟CLK(图1)。该同步系统能够产生一个数字化显示的接收信号，如图3C所示的数字化波形114。两个或多个ADC可以并联连接，交错式或管线式转换，以支持更高的采样率。低功率系统如小电池或电感供电的射频识别(RFID)标签以非常高的速度运行。可以使用同步ADC和一个过采样时钟，过采样时钟可以是系统时钟的倍数。固定采样周期可能需要过采样时钟的多个脉冲，以执行数据转换里的多个步骤，这对每个数据采样都是需要的。另一个可选方案是异步ADC，其有一个可变的采样时间。可以不需要过采样时钟。但是，当交错使用时，可变采样时间可能会对电压基准造成噪音，导致输出误差。在设计的一些节点上，需要一个额外的时序算法或同步器以将异步模拟转换同步回到系统时钟上。亚稳态问题可能会出现，特别是对于较小的差分输入。在图3A中，比较器108是一个在ADC内的比较器，如图1里的比较器106，或者是在触发器或其它存储单元里的一个缓冲器，如逐次逼近型寄存器SAR102。比较器108可以有一些反馈，或有一些双稳态元件的属性，即使当反馈回路未被明显包括在其电路结构里。差分比较器可以有双稳态特征，特别是当两个差分输入的数值非常接近时。在图3B中，显示了比较器108的输出电压对应于不同输入电压。相对于有较大输入电压差VIN+、VIN-时(如曲线图110所示)，当两个输入电压VIN+、VIN-相互越来越接近时，输出需要更多时间来解析到逻辑1和0状态，如曲线图112所示。比较器的输出时间TCOMP可以具体化为：在一个名义的VIN+、VIN-差值之下，其输出达到逻辑1和0的时间，如曲线图110所示。但是，当输入电压相互越来越接近时，如曲线图112所示，则需要一个比TCOMP更长的时间。在一个同步系统里，比较器108的输出必须在下一个时钟沿上进行采样。如果时钟沿发生在TCOMP，但是输入电压如曲线112那样小，那么输出是不确定的。全逻辑1或逻辑0可能不会锁定到下一个阶段。亚稳态会发生在比较器里，并传播到下游，因为亚稳态信号被采样并通过下游逻辑和锁存器传播。在异步系统里，这些亚稳态信号可能经常发生，因为转换时间不由时钟信号确定。因此，同步和异步系统都会面临亚稳态问题，特别是当低功率系统使用低电压时。在图3C，数字化波形114包含由亚稳态事件引起的误差116，例如当比较小电压时。这些误差116可能是巨大的，并严重改变数字波形。这样的误差116是不期望有的。虽然有一些误差可能出现在数字化波形114上，但期望能够减小误差116的大小或幅度。期望有一种能够检测亚稳态误差的ADC。特别期望有一种能纠正亚稳态误差的SAR-ADC，以减小这些误差大小。期望有一种误差检测和误差校正的逐次逼近寄存器(SAR)模数转换器(ADC)。并且期望有一种能够叫小亚稳态误差幅度的SAR-ADC。【附图说明】图1显示一个逐次逼近型寄存器ADC。图2显示SARADC解析一个输入电压的曲线图。图3A-图3C显示ADC里的亚稳态误差。图4是一个具有亚稳态检测的校正SAR-ADC的模块示意图。图5是检测并纠正亚稳态误差的校正异步SAR的示意图。图6是当没有亚稳态发生时使用校正异步SAR的数据转换的时序图。图7是当亚稳态发生时使用校正异步SAR的数据转换的时序图。图8是在每个系统时钟周期期间数据采样和转换的流程图。图9是在每个系统时钟周期结束时的校正流程图。【具体实施方式】本专利技术涉及一个改进的校正SAR-ADC。以下描述使本领域技术人员能够依照特定应用及其要求制作和使用在此提供的本专利技术。所属领域的技术人员本文档来自技高网...

【技术保护点】
一种亚稳态校正异步逐次逼近寄存器(SAR)模数转换器(ADC)，包括：一个模拟输入，用于接收一个模拟信号，以转换成一个表示所述模拟信号的数字值；一个采样保持电路，用于对所述模拟信号进行采样，以产生一个采样信号；一个逐次逼近寄存器(SAR)，用于存储并调整一个数字测试值；一个数模转换器(DAC)，其从所述SAR接收一序列所述数字测试值，并产生一个由所述数字测试值表示的DAC电压；一个比较器，其比较所述DAC电压和所述采样电压以产生一个比较结果；一个有效检测器，其在所述比较结果达到一个有效逻辑状态时产生一个有效信号，当所述比较器有一个亚稳态事件，且所述比较结果是亚稳态，还没达到所述有效逻辑状态时，所述有效检测器不产生所述有效信号；一个比特转换计数器，其通过统计每个系统时钟周期内产生的有效信号数目，而产生一个有效计数；一个转换结束信号，当所述有效计数等于要被转换的比特数目时，由所述比特转换计数器产生；一个在所述SAR内的原始数据寄存器，在所述有效信号产生时，其从所述比较器获取比较结果，其中对于产生的每个相继的有效信号，所述比较结果是相继的原始数据比特；一个数据校正器，其从所述原始数据和所述有效计数产生校正的数据，对于通过有效信号获取的比特，所述数据校正器从所述原始数据寄存器输出原始数据，对于没有收到有效信号的比特，与强制数据值并置连接；其中在下一个系统时钟周期开始，已经产生所述转换结束信号时，来自所述原始数据寄存器的原始数据被输出为表示所述模拟信号的数字值；其中在下一个系统时钟周期开始，还没有产生所述转换结束信号时，来自所述数据矫正器的校正数据被输出为表示所述模拟信号的数字值。...

【技术特征摘要】
【国外来华专利技术】2016.05.05 US 15/146,8901.一种亚稳态校正异步逐次逼近寄存器(SAR)模数转换器(ADC)，包括：一个模拟输入，用于接收一个模拟信号，以转换成一个表示所述模拟信号的数字值；一个采样保持电路，用于对所述模拟信号进行采样，以产生一个采样信号；一个逐次逼近寄存器(SAR)，用于存储并调整一个数字测试值；一个数模转换器(DAC)，其从所述SAR接收一序列所述数字测试值，并产生一个由所述数字测试值表示的DAC电压；一个比较器，其比较所述DAC电压和所述采样电压以产生一个比较结果；一个有效检测器，其在所述比较结果达到一个有效逻辑状态时产生一个有效信号，当所述比较器有一个亚稳态事件，且所述比较结果是亚稳态，还没达到所述有效逻辑状态时，所述有效检测器不产生所述有效信号；一个比特转换计数器，其通过统计每个系统时钟周期内产生的有效信号数目，而产生一个有效计数；一个转换结束信号，当所述有效计数等于要被转换的比特数目时，由所述比特转换计数器产生；一个在所述SAR内的原始数据寄存器，在所述有效信号产生时，其从所述比较器获取比较结果，其中对于产生的每个相继的有效信号，所述比较结果是相继的原始数据比特；一个数据校正器，其从所述原始数据和所述有效计数产生校正的数据，对于通过有效信号获取的比特，所述数据校正器从所述原始数据寄存器输出原始数据，对于没有收到有效信号的比特，与强制数据值并置连接；其中在下一个系统时钟周期开始，已经产生所述转换结束信号时，来自所述原始数据寄存器的原始数据被输出为表示所述模拟信号的数字值；其中在下一个系统时钟周期开始，还没有产生所述转换结束信号时，来自所述数据矫正器的校正数据被输出为表示所述模拟信号的数字值。2.根据权利要求1所述的亚稳态校正异步SARADC，其中所述比特转换计数器被所述有效信号时钟控制，且被一个系统时钟清除但并不被其时钟控制；其中所述有效计数是和所述系统时钟异步递增的，所述转换结束信号是和所述系统时钟异步产生的。3.根据权利要求1所述的亚稳态校正异步SARADC，其中所述要被转换的比特数目至少是8比特。4.根据权利要求3所述的亚稳态校正异步SARADC，还包括：一个系统时钟；其中所述采样保持电路根据所述系统时钟或所述系统时钟的衍生物，对所述模拟信号进行采样，其中所述采样信号是和所述系统时钟同步的。5.根据权利要求4所述的亚稳态校正异步SARADC，其中所述有效检测器是一个异或(XOR)门，其从所述比较器接收一个真比较结果和一个补比较结果，所述真比较结果和所述补比较结果是一个差分信号输出。6.根据权利要求1所述的亚稳态校正异步SARADC，还包括:控制逻辑，当所述有效信号还没有触发、采样完成、在一个系统时钟周期里还没有产生所述转换结束信号时，所述控制逻辑触发一个比较器启动信号以启动所述比较器；其中对由所述有效检测器产生的每个有效信号，所述控制逻辑都关断所述比较器启动信号。7.根据权利要求1所述的亚稳态校正异步SARADC，其中所述强制数据值是一个中点值，其靠近没有接收到有效信号的未被转换比特的所有可能值范围的中间值。8.根据权利要求1所述的亚稳态校正异步SARADC，其中所述强制数据值是：没有接收到有效信号的最高位的未被转换比特的1，以及其后跟着的没有接收到有效信号的所有其他较低位的未被转换比特的0。9.根据权利要求1所述的亚稳态校正异步SARADC，其中所述比特转换计数器包括：多个比特转换计数触发器，每个都被一个同步到所述系统时钟周期的采样时钟清空，并被所述有效信号时钟控制，其中所述多个比特转换计数触发器串联连接，第一个D输入连接到一个高输入，相继的比特转换计数触发器的D输入则连接到前一个比特转换计数触发器的Q输出；其中所述转换结束信号是所述多个比特转换计数触发器中最后那个比特转换计数触发器的Q输出，或是由所述多个比特转换计数触发器中最后那个比特转换计数触发器的Q输出产生的。10.根据权利要求9所述的亚稳态校正异步SARADC，其中所述原始数据寄存器包括：多个比较结果触发器，每个都有一个D输入，其从所述比较器接收所述比较结果，并且每个都被相应的一个所述比特转换计数触发器的Q输出时钟控制；其中当接收到每个有效信号时，相继的所述多个比较结果触发器都被相应的所述多个比特转换计数触发器时钟控制。11.一种模数转换器(ADC)运行时检测并校正亚稳态误差的方法，包括：在一个系统时钟周期开始时，对一个模拟信号采样并保持，以产生一个采样信号；重置一个有效计数器；产生一序列测试数字值，将所述测试数字值施加到一个数模转换器(DAC)以产生一个DAC电压；比较所述DAC电压和所述采样电压以产生一个比较结果；当所述比较结果达到一个有效逻辑状态时产生一个有效信号，当所述比较结果是亚稳态且未达到所述有效逻辑状态时就不产生所述有效信号；对所产生的每个有效信号，将所述比较结果存储在一个原始数据寄存器内作为一个原始数据比特；对所产生的每个有效信号，递增所述有效计数器；当所述有效计数器达到一个终值时，输出所述...

【专利技术属性】
技术研发人员：温皓明，陈桂枝，胡天豪，
申请(专利权)人：香港应用科技研究院有限公司，
类型：发明
国别省市：中国香港;81