应用于时间交织模数转换器的校准算法制造技术

本发明专利技术提供一种应用于时间交织模数转换器的校准算法，包括：通过多路子模数转换器ADC对模拟信号进行采样；通过现场可编程门阵列FPGA(Field‑Programmable Gate Array，简称FPGA)对采样后得到的数字信号进行处理，计算误差值；根据计算的误差值进行实时反馈调节；重复上述步骤直至误差值收敛至固定值。本发明专利技术采用统计分析与反馈调节的方法，通过FPGA实时处理采样数据，从而得到三项误差值(偏移失配误差、增益失配误差、采样时间间隔失配误差)，然后利用误差值进行实时反馈调节，直到误差值收敛，最终完成时间交织ADC的校准，从而有效的降低了校准算法的复杂度，实现了实时校准，同时节省了的硬件资源的损耗。

Calibration algorithm for time interleaved analog-to-digital converter

Including the calibration algorithm, the invention provides an application in time interleaved analog-to-digital converter: Based on the analog signal of multiple sub ADC ADC sampling; through field programmable gate array FPGA (Field Programmable Gate Array, referred to as FPGA) to process the digital signal obtained after sampling, the error is calculated according to the calculation; the error value of real-time feedback regulation; repeat the above steps until the error converge to a fixed value. The invention adopts the method of statistical analysis and feedback adjustment, the sampling data through the FPGA real-time processing, so as to obtain a three error value (offset mismatch error, gain mismatch error, sampling interval, mismatch error) and then use the error value of real-time feedback, until the error convergence, the final completion of time interleaved ADC calibration thus, effectively reduces the complexity of calibration algorithm, real-time calibration, loss and save hardware resources.

【技术实现步骤摘要】

本专利技术涉及集成电路数据转换器芯片设计
，尤其涉及一种应用于时间交织模数转换器的校准算法。
技术介绍
时间交织模数转换器(Time-interleavedAnalog-to-DigitalConverter，简称TI-ADC)的基本结构如图1中部分所示，它是将多个子ADC组合在一起，实现均匀交替采样，在不增加子ADC采样率的情况下，成倍提高ADC整体的采样率。然而在实际电路中，每个子ADC之间的性能可能存在不匹配，以及采样存在时刻偏差，从而会产生严重的失配误差，这些失配误差将会严重影响时间交织ADC的整体性能指标。为了减小失配误差对时间交织ADC的影响，从而引入了校准技术，一般校准技术分为片内校准和片外校准，其中，片内校准是将校准逻辑集成在时间交织ADC芯片内部，这样使得芯片应用更加方便，但是，这种方法只适合技术已经成熟的ADC芯片；片外校准的灵活性虽然高于片内校准，适合提供外部调节接口的芯片，而且可以灵活验证不同的校准算法。然而，要实现失配误差的片外校准，就需要一个有效的校准算法，但是，现有技术中的算法虽然提高了校准的实时性，但却增加了校准逻辑资源的消耗，还有些算法虽然简单，但是校准效果却并不好。
技术实现思路
本专利技术的目的在于提供一种应用于时间交织模数转换器的校准算法，用以解决现有技术中片外校准算法逻辑资源消耗高以及校准效果不好的问题。为了实现上述目的，本专利技术提供了一种应用于时间交织模数转换器的校准算法，包括：通过多路子模数转换器ADC对模拟信号进行采样；通过现场可编程门阵列FPGA根据采样得到的数字信号计算误差值；根据计算的误差值进行实时反馈调节；重复上述步骤直至误差值收敛至固定值。进一步的，多路子模数转换器由m(m＝1，2，…，i)路子ADC交织而设。进一步的，采样的模拟信号为单频正弦波，其频率小于等于子ADC采样率的一半并与子ADC采样频率不相干。进一步的，通过现场可编程门阵列FPGA根据采样得到的数字信号计算误差值的操作具体包括：通过现场可编程门阵列FPGA对数字信号分别计算偏移失配误差、增益失配误差以及采样时间间隔失配误差。进一步的，根据所述计算的误差值进行实时反馈调节的操作具体包括：利用闭环反馈方法，将偏移失配误差、增益失配误差以及采样时间间隔失配误差反馈给时间交织模数转换器ADC；通过时间交织模数转换器ADC中的数模转换器DAC模块将接收到的误差值转化为模拟信号；根据模拟信号调节时间交织ADC中的模拟电路。进一步的，计算偏移失配误差的操作具体包括：通过每路子模数转换器ADC采样模拟信号得到数字信号，根据采样得到的数字信号减去ADC采样数据理论中间值((2n-1)/2)；分别累加上述每路子模数转换器ADC的运算值，以获取每路子模数转换器ADC的偏移失配误差。进一步的，计算增益失配误差的操作具体包括：将多路子模数转换器ADC的采样信号分别减去((2n-1)/2)，并且取绝对值；以其中一路子模数转换器ADC按照上述处理后的数据为基准，通过将其他路子模数转换器ADC的处理后数据与基准分别进行差运算；将进行差运算的结果分别进行累加，以获取一路子模数转换器ADC的增益失配误差。进一步的，计算采样时间间隔失配误差的操作具体包括：将多路子模数转换器ADC的采样时间间隔分别进行差运算；将进行差运算的结果进行累加，以获取各路子模数转换器ADC的采样时间间隔失配误差。采用上述本专利技术技术方案的有益效果是：采用统计分析与反馈调节的方法，通过FPGA实时处理采样数据，从而得到三项误差值(偏移失配误差、增益失配误差、采样时间间隔失配误差)，然后利用误差值进行实时反馈调节，直到误差值收敛，最终完成时间交织ADC的校准，从而有效的降低了校准算法的复杂度，实现了实时校准，同时节省了的硬件资源的损耗。附图说明图1为本专利技术应用于时间交织模数转换器的校准算法的方法流程图；图2为本专利技术应用于时间交织模数转换器的校准算法的系统结构示意图；图3为图2中偏移失配校准的原理图；图4为图2中增益失配校准的原理图；图5为图2中采样时间间隔失配校准的原理图。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。本专利技术公开了一种应用于时间交织模数转换器的校准算法，其主要采用片外校准技术，如图1所示，包括如下步骤：步骤S101，通过多路子模数转换器ADC对模拟信号进行采样；具体的，在本实施例中，如图2所示，可以通过TI-ADC的多路子模数转换器ADC1、ADC2以及ADCm分别采样单频正弦波，但在本实施例中并不限于正弦波、三角波、方波，且其频率与子ADC采样频率不相干，并且其频率被限制在小于等于子ADC采样率的一半。步骤S102，通过现场可编程门阵列FPGA对采样得到的数字信号计算误差值；具体包括通过现场可编程门阵列FPGA对采样得到的数字信号分别计算偏移失配误差、增益失配误差以及采样时间间隔失配误差。在本实施例中，计算偏移失配误差的操作具体包括：首先确定TI-ADC多路子模数转换器ADC输入信号为单频正弦波，但不限于正弦波、三角波、方波，且其频率与子ADC采样频率不相干，并且其频率被限制在小于等于子ADC采样率的一半；然后把每路子ADC采样得到的值分别减去((2n-1)/2)，再然后分别累加按照上一步处理后的每路子模数转换器ADC的所有采样值，以获取每路子模数转换器ADC的偏移失配误差。如图3所示，可以看出子ADCi代表时间交织ADC的每个子ADC(即子ADC1、子ADC2、…、子ADCm)，中间部分为累加器，最后输出为相应子ADCi的偏移失配误差。具体实现过程为：首先通过时间交织ADC采样偏移到y轴正半轴的单频正弦信号，但不限于正弦波、三角波、方波，且其频率与子ADC采样频率不相干，并且其频率被限制在小于等于子ADC采样率的一半，然后将采样得到的数据减去采样数据的中间值((2n-1)/2)，即把采样数据拉到理论上与x轴对称的位置，然后将每路子ADCi分别累加上一步处理后的数据，从而得到最终每路子ADCi的偏移误差值。例如：通过子ADC1采样正弦模拟信号，将采样得到的数字信号减去中间值((2n-1)/2)，然后把差值进行累加，此累加值作为子ADC1的偏移失配误差，此误差用于反馈调节子ADC1的采样偏移。重复此过程，直到采样偏移失配被消除。其他各路子ADCi同理。如图4所示，计算增益失配误差的操作具体包括：将多路子模数转换器ADC的采样信号分别减去((2n-1)/2)，并且取绝对值；以其中一路子模数转换器ADC按照上述处理后的数据为基准，通过将其他路子模数转换器ADC的处理后数据与所述基准分别进行差运算；将进行差运算的结果分别进行累加，以获取所述一路子模数转换器ADC的增益失配误差。具体的，从图4中可以看出，带有平行双竖线和圆点的框图代表求绝对值运算模块，其他的模块框图在图3中已经说明，其输出为相应子ADCi的增益失配误差。其具体实现过程为：首先将多路子模数转换器ADC的采样信号分别减去((2n-1)/2)，并且取绝对值，绝对值运算是把数字信号负值部分按x轴翻折，使信号本文档来自技高网...

【技术保护点】
一种应用于时间交织模数转换器的校准算法，其特征在于，包括：通过多路子模数转换器ADC对模拟信号进行采样；通过现场可编程门阵列FPGA对采样得到的数字信号计算误差值；根据所述计算的误差值进行实时反馈调节；重复上述步骤直至误差值收敛至固定值。

【技术特征摘要】
1.一种应用于时间交织模数转换器的校准算法，其特征在于，包括：通过多路子模数转换器ADC对模拟信号进行采样；通过现场可编程门阵列FPGA对采样得到的数字信号计算误差值；根据所述计算的误差值进行实时反馈调节；重复上述步骤直至误差值收敛至固定值。2.根据权利要求1所述的应用于时间交织模数转换器的校准算法，其特征在于，所述多路子模数转换器由m(m＝1，2，…，i)路子ADC交织而设。3.根据权利要求1所述的应用于时间交织模数转换器的校准算法，其特征在于，采样的模拟信号为单频正弦波，其频率小于等于子ADC采样率的一半并与所述子ADC采样频率不相干。4.根据权利要求1所述的应用于时间交织模数转换器的校准算法，其特征在于，所述通过现场可编程门阵列FPGA对采样得到的数字信号计算误差值的操作具体包括：通过现场可编程门阵列FPGA对所述数字信号分别计算偏移失配误差、增益失配误差以及采样时间间隔失配误差。5.根据权利要求4所述的应用于时间交织模数转换器的校准算法，其特征在于，根据所述计算的误差值进行实时反馈调节的操作具体包括：利用闭环反馈方法，将所述偏移失配误差、增益失配误差以及采样时间间隔失配误差反馈给时间交织模数转换器ADC；通过时间交织模数转换器ADC中的数模...

【专利技术属性】
技术研发人员：周磊，陈莲，
申请(专利权)人：苏州迅芯微电子有限公司，
类型：发明
国别省市：江苏;32