一种用于sigma-deltaADC的数字滤波器制造技术

本申请提供了一种用于sigma

【技术实现步骤摘要】
一种用于sigma
‑
delta ADC的数字滤波器


[0001]本申请涉及信号处理
，具体涉及一种用于sigma
‑
delta ADC的数字滤波器。

技术介绍

[0002]Sigma
‑
delta ADC(analog todigital converter，模数转换器)是一种目前使用最为普遍的高精度ADC结构，在精度达到20位以上的场合，Sigma
‑
Delta是必选的结构。
[0003]Sigma
‑
delta ADC通过采用过采样和噪声整形技术，可将量化噪声由低频搬移到高频，而Sigma
‑
delta ADC输出的高频信号需通过数字滤波器进行降采样滤波，才能得到低频的高精度信号。Sigma
‑
delta ADC由调制器和数字滤波器组成，在应用中，Sigma
‑
delta ADC通过数字滤波器对调制器的输出的高频低精度信号进行抽取，滤除高频的量化噪声，抽取后获得低速的高分辨率的数字信号。要使数字滤波器实现，需要将其功能用verilog硬件描述语言进行编程，再进行综合变为数字电路。
[0004]在对数字滤波器进行设计时，在考虑到数字滤波器对sigma
‑
delta ADC的输出进行高精度转换的基础上，还要考虑数字滤波器所占用的开销，使其面积和功耗尽可能的降低。

技术实现思路

[0005]本申请提供了一种用于sigma
‑
delta ADC的数字滤波器，在考虑到高精度转换的基础上尽可能的降低了滤波器的占用面积和功耗，该技术方案如下。
[0006]一方面，提供了一种用于sigma
‑
delta ADC的数字滤波器，所述sigma
‑
delta ADC为两级级联调制器结构；所述sigma
‑
delta ADC分别生成第一输出X1与第二输出X2；
[0007]所述第一输出X1传输至所述数字滤波器中的第一滤波器的第一寄存器的输入端；所述第二输出X2传输至所述第一滤波器的第二寄存器的输入端；所述第一滤波器中还包括第三寄存器、第四寄存器、第五寄存器、第一乘法器、第二乘法器及第一加法器；所述第一寄存器的输出端依次通过所述第三寄存器、所述第一乘法器及所述第一加法器接入所述第五寄存器的输入端；所述第二寄存器的输出端依次通过所述第四寄存器、所述第二乘法器及所述第一加法器接入所述第五寄存器的输入端；所述第一滤波器中的各个寄存器的时钟信号端接入第一频率时钟信号；
[0008]所述第五寄存器的输出端连接至所述数字滤波器中的滤波器组的输入端；所述滤波器组由N级CIC滤波器级联构成；每级CIC滤波器输入的时钟频率逐级递减；
[0009]所述滤波器组的输出端连接至所述数字滤波器中的半带滤波器，以通过所述半带滤波器输出低频信号。
[0010]在一种可能的实施方式中，所述第一滤波器中的所述第一寄存器至所述第四寄存器的寄存器位数均为5位；所述第一滤波器中的所述第五寄存器的寄存器位数为7位；
[0011]所述第一寄存器用于对所述第一输出X1延迟一个周期后的值进行存储；所述第二
寄存器用于对所述第二输出X2延迟一个周期后的值进行存储；所述第三寄存器用于对所述第一输出X1延迟两个周期后的值进行存储；所述第四寄存器用于对所述第二输出X2延迟两个周期后的值进行存储；
[0012]所述第五寄存器用于对所述第一滤波器输出的第一目标位数的高频信号进行存储。
[0013]在一种可能的实施方式中，所述滤波器组由五级CIC滤波器级联构成；
[0014]每一级CIC滤波器均包括有第六寄存器至第十一寄存器、第二加法器至第五加法器；
[0015]在所述五级CIC滤波器的第一级CIC滤波器中，所述第一滤波器输出的所述第一目标位数的高频信号依次通过所述第六寄存器、所述第二加法器、第七寄存器、第三加法器、第八寄存器、第四加法器、第九寄存器及所述第五加法器接入第十寄存器的输入端；
[0016]所述第一目标位数的高频信号还依次通过所述第二加法器、所述第三加法器、所述第四加法器及所述第五加法器接入所述第十寄存器的输入端；
[0017]所述第十寄存器的输入端与所述第十一寄存器的取反端连接，所述第十一寄存器的输出端与所述第十寄存器的输入端连接；
[0018]所述第六寄存器至所述第十一寄存器的时钟信号端分别接入第二频率时钟信号。
[0019]在一种可能的实施方式中，在所述五级CIC滤波器的第一级CIC滤波器中，所述第六寄存器至所述第十寄存器的寄存器位数依次为7位、8位、9位、10位及11位；所述第十一寄存器的寄存器位数为1位；
[0020]其中，所述第六寄存器用于对所述第一目标位数的高频信号延迟一个周期后的值进行存储；所述第七寄存器用于对所述第二加法器延迟一个周期后的值进行存储；所述第八寄存器用于对所述第三加法器延迟一个周期后的值进行存储；所述第九寄存器用于对所述第四加法器延迟一个周期后的值进行存储；所述第十一寄存器用于对相应级别的CIC滤波器进行控制抽取滤波；所述第十寄存器用于对相应级别的CIC滤波器的输出值进行存储。
[0021]在一种可能的实施方式中，在所述五级CIC滤波器中，第二级CIC滤波器对应的寄存器输入信号为11位，寄存器输出信号为15位；第三级CIC滤波器对应的寄存器输入信号为15位，寄存器输出信号为19位；第四级CIC滤波器对应的寄存器输入信号为19位，寄存器输出信号为23位；寄存器第五级CIC滤波器对应的输入信号为23位，寄存器输出信号为27位。
[0022]在一种可能的实施方式中，所述第一级CIC滤波器至第五级CIC滤波器的时钟频率逐级减半，所述第五级CIC滤波器对应输出第二目标位数的中频信号。
[0023]在一种可能的实施方式中，所述半带滤波器包括第十二寄存器至第三十二寄存器、第六加法器至第十一加法器、第三乘法器至第八乘法器；
[0024]所述第二目标位数的中频信号依次通过所述第十二寄存器至第二十九寄存器接入所述第六加法器的输入端，所述第二目标位数的中频信号还直接接入所述第六加法器的输入端，所述第六加法器的输出端与所述第三乘法器的输入端连接；
[0025]第十三寄存器的输出端与第二十八寄存器的输出端分别接入第七加法器的输入端，所述第七加法器的输出端与第四乘法器的输入端连接；
[0026]第十五寄存器的输出端与第二十六寄存器的输出端分别接入第八加法器的输入端，所述第八加法器的输出端与第五乘法器的输入端连接；
[0027]第十七寄存器的输出端与第二十四寄存器的输出端分别接入第九加法器的输入端，所述第九加法器的输出端与第六乘法器的输入端连接；
[0028]第十九寄存器的输出端与第二十二寄存器的输出端分别接入第十加法器的输入端，所述第十加法器的输出端与第七乘本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于sigma
‑
delta ADC的数字滤波器，其特征在于，所述sigma
‑
delta ADC为两级级联调制器结构；所述sigma
‑
delta ADC分别生成第一输出X1与第二输出X2；所述第一输出X1传输至所述数字滤波器中的第一滤波器的第一寄存器的输入端；所述第二输出X2传输至所述第一滤波器的第二寄存器的输入端；所述第一滤波器中还包括第三寄存器、第四寄存器、第五寄存器、第一乘法器、第二乘法器及第一加法器；所述第一寄存器的输出端依次通过所述第三寄存器、所述第一乘法器及所述第一加法器接入所述第五寄存器的输入端；所述第二寄存器的输出端依次通过所述第四寄存器、所述第二乘法器及所述第一加法器接入所述第五寄存器的输入端；所述第一滤波器中的各个寄存器的时钟信号端接入第一频率时钟信号；所述第五寄存器的输出端连接至所述数字滤波器中的滤波器组的输入端；所述滤波器组由N级CIC滤波器级联构成；每级CIC滤波器输入的时钟频率逐级递减；所述滤波器组的输出端连接至所述数字滤波器中的半带滤波器，以通过所述半带滤波器输出低频信号。2.根据权利要求1所述的数字滤波器，其特征在于，所述第一滤波器中的所述第一寄存器至所述第四寄存器的寄存器位数均为5位；所述第一滤波器中的所述第五寄存器的寄存器位数为7位；所述第一寄存器用于对所述第一输出X1延迟一个周期后的值进行存储；所述第二寄存器用于对所述第二输出X2延迟一个周期后的值进行存储；所述第三寄存器用于对所述第一输出X1延迟两个周期后的值进行存储；所述第四寄存器用于对所述第二输出X2延迟两个周期后的值进行存储；所述第五寄存器用于对所述第一滤波器输出的第一目标位数的高频信号进行存储。3.根据权利要求2所述的数字滤波器，其特征在于，所述滤波器组由五级CIC滤波器级联构成；每一级CIC滤波器均包括有第六寄存器至第十一寄存器、第二加法器至第五加法器；在所述五级CIC滤波器的第一级CIC滤波器中，所述第一滤波器输出的所述第一目标位数的高频信号依次通过所述第六寄存器、所述第二加法器、第七寄存器、第三加法器、第八寄存器、第四加法器、第九寄存器及所述第五加法器接入第十寄存器的输入端；所述第一目标位数的高频信号还依次通过所述第二加法器、所述第三加法器、所述第四加法器及所述第五加法器接入所述第十寄存器的输入端；所述第十寄存器的输入端与所述第十一寄存器的取反端连接，所述第十一寄存器的输出端与所述第十寄存器的输入端连接；所述第六寄存器至所述第十一寄存器的时钟信号端分别接入第二频率时钟信号。4.根据权利要求3所述的数字滤波器，其特征在于，在所述五级CIC滤波器的第一级CIC滤波器中，所述第六寄存器至所述第十寄存器的寄存器位数依次为7位、8位、9位、10位及11位；所述第十一寄存器的寄存器位数为1位；其中，所述第六寄存器用于对所述第一目标位数的高频信号延迟一个周期后的值进行存储；所述第七寄存器用于对所述第二加法器延迟一个周期后的值进行存储；所述第八寄存器用于对所述第三加法器延迟一个周期后的值进行存储；所述第九寄存器用于对所述第四加法器延迟一个周期后的值进行存...

【专利技术属性】
技术研发人员：江帆，周磊，
申请(专利权)人：苏州迅芯微电子有限公司，
类型：发明
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