一种多路子ADC采样电路、半导体器件及信号处理装置制造方法及图纸

本发明专利技术公开了一种多路子ADC采样电路、半导体器件及信号处理装置，其中，多路子ADC采样电路包括：第一采样组，包括至少两个子ADC采样模块；第一采样组接入第一采样时钟；第二采样组，包括1个子ADC采样模块；第二采样组接入第二采样时钟；第一采样时钟与第二采样时钟交替输出；逻辑电路模块，各子ADC采样模块的输出端均与逻辑电路模块电连接，逻辑电路模块用于将各子ADC采样模块输出的采样信号进行拼接后输出；PRBS产生电路模块，随机选择第一采样组中用于采样的子ADC采样模块，以及选择第二采样组中用于采样的子ADC采样模块。本发明专利技术中的多路子ADC采样电路实现了随机采样，减少各子ADC采样模块的内部干扰。采样模块的内部干扰。采样模块的内部干扰。

【技术实现步骤摘要】
一种多路子ADC采样电路、半导体器件及信号处理装置


[0001]本专利技术涉及模拟集成电路
，尤其涉及一种多路子ADC采样电路、半导体器件及信号处理装置。

技术介绍

[0002]随着科技的发展，半导体工艺下生产的单路ADC(模数转换器)的采样率和精度通常非常接近其制造工艺的极限，提高采样率的同时势必要牺牲采样精度，因此，可以通过更换更先进的半导体制造工艺，在保持这个ADC原有精度的基础上继续提高采样率，也可以采样时域交织技术，在不牺牲太多精度的条件下继续提升ADC的采样率。
[0003]时域交织ADC采样可以在不牺牲太多精度条件下提升采样率，时域交织ADC采样是采用多个子ADC交替采样，并且把多个子ADC的数字输出按照采样顺序进行拼接的采样过程。由于子路ADC失配造成ADC整体输出频谱产生额外杂散，因此需要消除杂散。
[0004]目前，时域交织ADC采样消除杂散通常采用通道间的校准算法来降低杂散，然而现有技术中的方法很难完全消除杂散。

技术实现思路

[0005]本专利技术提供了一种多路子ADC采样电路、半导本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多路子ADC采样电路，其特征在于，包括：第一采样组，包括两个或以上数量的子ADC采样模块；所述第一采样组接入第一采样时钟；第二采样组，包括一个子ADC采样模块；所述第二采样组接入第二采样时钟；所述第一采样时钟与所述第二采样时钟交替输出；各所述子ADC采样模块的输入端均与所述多路子ADC采样电路的输入端电连接；逻辑电路模块，各所述子ADC采样模块的输出端均与所述逻辑电路模块电连接，所述逻辑电路模块的输出端与所述多路子ADC采样电路的输出端电连接；所述逻辑电路模块用于将各所述子ADC采样模块输出的采样信号进行拼接后输出；PRBS产生电路模块，与各所述子ADC采样模块电连接；所述PPBS产生电路模块用于随机选择所述第一采样组中的一个用于采样的所述子ADC采样模块，以及选择所述第二采样组中用于采样的所述子ADC采样模块。2.根据权利要求1所述的多路子ADC采样电路，其特征在于，所述第一采样时钟对应于所述第一采样组中包括的所述子ADC采样模块，所述子ADC采样模块对应的第一采样时钟固定，所述子ADC采样模块的工作时序相同。3.根据权利要求1所述的多路子ADC采样电路，其特征在于，当所述第一采样时钟进行到采样进程，所述PPBS产生电路模块会随机选出所述第一采样组中的一个子ADC采样模块进行采样，所述第一采样组中其余没有选中进行采样的子ADC采样模块继续完成其内部数据处理工作。4.根据权利要求1所述的多路子ADC采样电路，其特征在于，所述第二采样组包括两个或以上数量的子ADC采样模块，所述第二采样时钟对应于所述第二采样组中包括的所述子ADC采...

【专利技术属性】
技术研发人员：江帆，武锦，周磊，
申请(专利权)人：苏州迅芯微电子有限公司，
类型：发明
国别省市：