一种ADC内比较器延时校正电路、方法及ADC技术

本申请提供的ADC内比较器延时校正电路，在数据寄存器内设置与锁存器相连的逻辑电路，逻辑电路在当前ADC时钟周期初始的预设时长内，控制锁存器输出预设电平信号；在预设时长之后，锁存器的输出取决于比较器输出。这样，在每个ADC时钟周期的初始阶段都能使相应位的锁存器强制输出与输入信号相同的电平信号，即，保证相应位的锁存器输出为假设的预设电平信号而不受上一时钟周期的比较器输出延时的影响，也即，ADC的下一位转换不受上一位比较结果输出延时的影响，从而保证ADC正常工作。

【技术实现步骤摘要】

本申请涉及模数转换器
，更具体的说是涉及一种ADC(Analog-to-DigitalConverter，模数变换器)的比较器延时校正电路、方法及ADC。
技术介绍
ADC在工业控制、医疗器械及微处理器辅助模数转换接口等领域广泛应用，用于将模拟信号转换为数字信号。比较器是ADC中的重要模块，比较器的传输延时是决定整个ADC的转换速度的重要因素之一。例如，SAR(逐次逼近寄存器)型ADC是逐位进行比较，即，每个时钟周期只能比较一次，N位则需要比较N次。当比较器的两个输入的电压无限接近时，比较器输出延时超过一个时钟周期，将会导致ADC无法检测到正确的比较器输出，进而导致ADC无法正常工作。请参见图1，是现有技术一种SARADC的电路结构原理图，PA是比较器的反相输入端，输入DAC(Digital-to-AnalogConverter，数模变换器)的输出；PB是比较器的同相输入端，输入待转换的模拟信号；SARADC首先将逐次比较寄存器最高置1，指示DAC输出对应的电压信号至比较器的反相输入端，与比较器同相输入端输入的待转换模拟电压信号Vi进行比较，如果Vi大于DAC输出的电压信号，则比较器输出为二进制数“1”，反之，比较器输出二进制数“0”。依次比较直到最后一位，此时，最终锁存数据并输出，最终输出的数据即Vi对应的数字信号。请参见图2，示出了图1所示电路中各个关键点的波形图，ADC_CLK是ADC的时钟周期，每个时钟周期内只比较一次；PA是比较器的反相输入端的波形图；PB是比较器的同相输入端的波形图；COMP是比较器的输出端的波形图；CAP_PULSE是触发器D1的控制时钟信号；LATCH_PULSE是锁存器D2的控制时钟信号，当LATCH_PULSE脉冲出现上升沿时，触发锁存器锁存D1的Q0输出的数据；如图2所示，上一时钟周期内COMP＝1，本时钟周期内，PA端的电压略大于PB端的电压，而且PA和PB的电压非常接近，这种情况下，比较器的输出应该是COMP＝0，但是，比较器比较PA端和PB端电压的大小需要很长时间超过一个时钟周期；此时，D1触发器检测到比较器的输出实际时上一时钟周期的输出COMP＝1，当LATCH_PULSE脉冲出现上升沿时，D1触发器将上一时钟周期的数据输入到锁存器D2中，导致锁存器D2锁存的数据错误，进而导致ADC无法正常工作。
技术实现思路
有鉴于此，本申请提供一种ADC内比较器延时校正电路、方法及ADC，以解决当比较器的两个输入端输入的电压无限接近时，模数转换转换机器无法正常工作的技术问题，本申请提供如下技术方案：第一方面，本专利技术提供一种模数转换器ADC内比较器延时校正电路，所述ADC包括数模转换器DAC、比较器和数据寄存器，所述数据寄存器包括多级锁存器；所述DAC的第一输入端连接所述数据寄存器的输出端，第二输入端输入基准电压信号，输出端连接所述比较器的反相输入端，所述比较器的同相输入端输入待转换电压信号，所述ADC内比较器延时校正电路包括：逻辑电路和时钟产生电路，其中，每级所述锁存器连接一个所述逻辑电路；每个所述逻辑电路的第一输入端连接所述比较器的输出端，所述逻辑电路的第二输入端连接所述时钟产生电路的第一输出端，所述逻辑电路的输出端连接所述逻辑电路同一级的所述锁存器的控制端；所述锁存器的输入端输入预设电平信号，所述锁存器的时钟控制端连接所述时钟产生电路的第二输出端；所述逻辑电路，用于控制所述锁存器在当前ADC时钟周期初始的预设时长内输出预设电平信号，且在所述预设时长之后，控制所述锁存器锁存所述比较器的输出；所述时钟产生电路的输入端输入ADC时钟周期信号，所述第一输出端输出第一时钟信号，所述第二输出端输出第二时钟信号。可选地，所述预设电平信号是高电平信号。可选地，所述锁存器为D触发器；所述D触发器的输入端为所述锁存器的输入端，用于输入所述预设电平信号；所述D触发器的输出端为所述锁存器的输出端，所述D触发器的时钟控制端为所述锁存器的时钟控制端，所述D触发器的复位端为所述锁存器的控制端。可选地，所述逻辑电路包括或非逻辑电路；所述或非逻辑电路的第一输入端是所述逻辑电路的第一输入端，所述或非逻辑电路的第二输入端是所述逻辑电路的第二输入端，所述或非逻辑电路的输出端是所述逻辑电路的输出端。可选地，所述时钟产生电路包括脉冲产生电路，以及与所述脉冲产生电路连接的延时电路；所述脉冲产生电路的输入端是所述时钟产生电路的输入端，所述脉冲产生电路的输出端是所述时钟产生电路的第一输出端，所述延时电路的输出端是所述时钟产生电路的第二输出端；所述脉冲产生电路，用于根据所述ADC时钟周期信号产生一定宽度的脉冲信号；所述延时电路，用于将所述脉冲产生电路输出的脉冲信号延迟预设时间输出。第二方面，本专利技术提供一种模数转换器ADC，包括：数模转换器DAC、比较器、数据寄存器和逻辑电路，所述数据寄存器包括多级锁存器，每级所述锁存器连接一个所述逻辑电路；所述DAC的第一输入端连接所述数据寄存器的输出端，第二输入端输入基准电压信号，输出端连接所述比较器的反相输入端；所述比较器的同相输入端输入待转换电压信号；每个所述逻辑电路的第一输入端连接所述比较器的输出端，所述逻辑电路的第二输入端连接所述时钟产生电路的第一输出端，所述逻辑电路的输出端连接所述逻辑电路同一级的所述锁存器的控制端；所述锁存器的输入端输入预设电平信号，所述锁存器的时钟控制端连接所述时钟产生电路的第二输出端；所述逻辑电路，用于控制所述锁存器在当前ADC时钟周期初始的预设时长内输出预设电平信号，且在所述预设时长之后，控制所述锁存器锁存所述比较器的输出；所述时钟产生电路的输入端输入ADC时钟周期信号，所述第一输出端输出第一时钟信号，所述第二输出端输出第二时钟信号。第三方面，本专利技术提供一种模数转换器ADC内比较器延时校正方法，应用于ADC内，所述ADC包括数模转换器DAC、比较器、数据寄存器和逻辑电路，所述数据寄存器包括多级锁存器，每级所述寄存器对应一个所述逻辑电路；所述方法包括：在当前ADC时钟周期内初始的预设时长内，所述逻辑电路产生第一电平信号，并将所述第一电平信号提供给所述数据寄存器内与所述逻辑电路处于同一级的锁存器，以使所述锁存器在所述预设时长内输出预设电平信号；在当前ADC时钟周期初始的预设时长之后，所述逻辑电路根据所述比较器的输出信号输出第二电平信号，并将所述第二电平信号提供给所述锁存器，以使所述锁存器在所述预设时长之后锁存所述比较器的输出信号。可选地，所述预设电平信号为高电平信号。可选地，所述在当前ADC时钟周期内初始的预设时长内，所述逻辑电路产生第一电平信号，包括：在当前ADC时钟周期初始的预设时长内，所述逻辑电路根据第一输入端输入的高电平信号输出低电平信号；所述在当前ADC时钟周期初始的预设时长之后，所述逻辑电路根据所述比较器的输出信号输出第二电平信号，包括：在当前ADC时钟周期初始的预设时长之后，当所述比较器输出高电平信号时，所述逻辑电路输出低电平信号；在当前ADC时钟周期初始的预设时长之后，当所述比较器输出低电平信号时，所述逻辑电路输出高电平信号。可选地，所述逻辑电路的输出信号输入至所述锁存器的复位端，所述方法还包括：在当前ADC时钟周期本文档来自技高网...

【技术保护点】
一种模数转换器ADC内比较器延时校正电路，所述ADC包括数模转换器DAC、比较器和数据寄存器，所述数据寄存器包括多级锁存器；所述DAC的第一输入端连接所述数据寄存器的输出端，第二输入端输入基准电压信号，输出端连接所述比较器的反相输入端，所述比较器的同相输入端输入待转换电压信号，其特征在于，所述ADC内比较器延时校正电路包括：逻辑电路和时钟产生电路，其中，每级所述锁存器连接一个所述逻辑电路；每个所述逻辑电路的第一输入端连接所述比较器的输出端，所述逻辑电路的第二输入端连接所述时钟产生电路的第一输出端，所述逻辑电路的输出端连接所述逻辑电路同一级的所述锁存器的控制端；所述锁存器的输入端输入预设电平信号，所述锁存器的时钟控制端连接所述时钟产生电路的第二输出端；所述逻辑电路，用于控制所述锁存器在当前ADC时钟周期初始的预设时长内输出预设电平信号，且在所述预设时长之后，控制所述锁存器锁存所述比较器的输出；所述时钟产生电路的输入端输入ADC时钟周期信号，所述第一输出端输出第一时钟信号，所述第二输出端输出第二时钟信号。

【技术特征摘要】
1.一种模数转换器ADC内比较器延时校正电路，所述ADC包括数模转换器DAC、比较器和数据寄存器，所述数据寄存器包括多级锁存器；所述DAC的第一输入端连接所述数据寄存器的输出端，第二输入端输入基准电压信号，输出端连接所述比较器的反相输入端，所述比较器的同相输入端输入待转换电压信号，其特征在于，所述ADC内比较器延时校正电路包括：逻辑电路和时钟产生电路，其中，每级所述锁存器连接一个所述逻辑电路；每个所述逻辑电路的第一输入端连接所述比较器的输出端，所述逻辑电路的第二输入端连接所述时钟产生电路的第一输出端，所述逻辑电路的输出端连接所述逻辑电路同一级的所述锁存器的控制端；所述锁存器的输入端输入预设电平信号，所述锁存器的时钟控制端连接所述时钟产生电路的第二输出端；所述逻辑电路，用于控制所述锁存器在当前ADC时钟周期初始的预设时长内输出预设电平信号，且在所述预设时长之后，控制所述锁存器锁存所述比较器的输出；所述时钟产生电路的输入端输入ADC时钟周期信号，所述第一输出端输出第一时钟信号，所述第二输出端输出第二时钟信号。2.根据权利要求1所述的电路，其特征在于，所述预设电平信号是高电平信号。3.根据权利要求2所述的电路，其特征在于，所述锁存器为D触发器；所述D触发器的输入端为所述锁存器的输入端，用于输入所述预设电平信号；所述D触发器的输出端为所述锁存器的输出端，所述D触发器的时钟控制端为所述锁存器的时钟控制端，所述D触发器的复位端为所述锁存器的控制端。4.根据权利要求2所述的电路，其特征在于，所述逻辑电路包括或非逻辑电路；所述或非逻辑电路的第一输入端是所述逻辑电路的第一输入端，所述或非逻辑电路的第二输入端是所述逻辑电路的第二输入端，所述或非逻辑电路的输出端是所述逻辑电路的输出端。5.根据权利要求2所述的电路，其特征在于，所述时钟产生电路包括脉冲产生电路，以及与所述脉冲产生电路连接的延时电路；所述脉冲产生电路的输入端是所述时钟产生电路的输入端，所述脉冲产生电路的输出端是所述时钟产生电路的第一输出端，所述延时电路的输出端是所述时钟产生电路的第二输出端；所述脉冲产生电路，用于根据所述ADC时钟周期信号产生一定宽度的脉冲信号；所述延时电路，用于将所述脉冲产生电路输出的脉冲信号延迟预设时间输出。6.一种模数转换器ADC，其特征在于，包括：数模转换器DAC、比较器、数据寄存器和逻辑电路，所述数据寄存器包括多级锁存器，每级所述锁存器连接一个所述逻辑电路；所述DAC的第一输入端连接所述数据寄存...

【专利技术属性】
技术研发人员：杨文解，马颖江，李广湘，
申请(专利权)人：珠海格力电器股份有限公司，
类型：发明
国别省市：广东;44