本申请涉及电子技术领域，尤其涉及一种高精度的逐次逼近模数转换器，以解决现有技术中逐次逼近模数转换器在转换速率较高时转换精度降低的问题。该逐次逼近模数转换器包括D/A转换器、SAR逻辑控制电路和比较器，所述D/A转换器，用于获取原始参考信号，并根据SAR逻辑控制电路的数字输出码采样输出至比较器的比较参考信号，所述D/A转换器根据数字输出码确定比较参考信号的采样时间，由此在当前的数字输出码的有效位是前面几位时，延长转换过程中对比较参考信号的采样时间，由此避免比较参考信号在转换时发生抖动所带来的影响。
【技术实现步骤摘要】
本申请涉及电子
，尤其涉及一种高精度的逐次逼近模数转换器。
技术介绍
现有的逐次逼近模数转换器(SAR ADC)的常规结构如图1所示，包括S/H(SamplINg/Hold，采样保持)电路 110、D/A (Digital/Analog，数字 / 模拟)转换器 120、SAR (Successive Approximat1n，逐次逼近)逻辑控制电路130和比较器140四部分组成。其工作原理为:在任意一个系统时钟周期，S/Η电路对输入信号VIN进行采样，然后将采得的信号送入比较器140的一个输入端，D/A转换器120获取原始参考信号VREF，SAR逻辑控制电路130先将其数字输出码的最高有效位(MSB)置为1，D/A转换器120根据原始参考信号Vref和最高有效位输出比较参考信号VREF (数值大小为l/2Vref)至比较器140的另一输入端。比较器140比较输入信号VIN和l/2Vref的大小，如果VIN大，则数字输出码(D0UT)的最高有效位固定为1，反之则将MSB固定为0。在下一系统时钟周期，SAR逻辑控制电路130将数字输出码的次高有效位置为1，则如果MSB也为1，那么D/A转换器120输出的比较参考信号VREF为3/4Vref，若MSB为0，则D/A转换器120输出的比较参考信号VREF为l/4Vref。比较器140将此时的比较参考信号与输入信号VIN进行比较，如果VIN大，则数字输出码的次高有效位固定为1，反之固定为0。在后续的系统时钟周期，数字输出码的后续有效位均按照这种方式确定，直到数字输出码的最低位(LSB)。由此可知，现有技术中的方案中，数字输出码的每个有效位(Significant Bit)均在一个时钟周期内完成。但是，当在使用内部的参考电压时，由于要节省成本，内部的参考电压没有外接电容进行稳压。此时，如果SAR ADC转换速率较高时，比较参考信号转换时会产生较大的抖动，D/A转换器采样到的是这个抖动的信号并将其直接输出至比较器进行比较，那么其比较器的比较结果就会发生错误，由此造成SAR ADC转换精度的降低。
技术实现思路
本申请的目的是提供一种逐次逼近模数转换器，以解决现有技术中逐次逼近模数转换器在转换速率较高时转换精度降低的问题。为实现上述目的，本申请提供了一种逐次逼近模数转换器，该逐次逼近模数转换器包括D/A转换器、SAR逻辑控制电路和比较器，所述D/A转换器，用于获取原始参考信号，并根据SAR逻辑控制电路的数字输出码采样输出至比较器的比较参考信号，其特征在于，所述D/A转换器根据数字输出码确定比较参考信号的采样时间。与现有技术相比，本申请的技术方案根据数字输出码确定比较参考信号的采样时间，在当前的数字输出码的有效位是前面几位时，延长转换过程中对比较参考信号的采样时间，由此避免比较参考信号在转换时发生抖动所带来的影响。比如可以将采样最高有效位的时间变为Μ个CLK(系统时钟周期)，等到比较参考信号稳定后再将采样的比较参考信号输出至比较器进行比较，在进行次高位的转换时也可以进行类似的操作，将采样次高有效位的时间变为Μ或(Μ-1)个CLK。如此类似的进行下去，直到某个有效位开始比较参考信号的转换不会引起较大抖动时，可以将采样时间重新确定为一个CLK，从而保证后续SARADC的转换速率。【附图说明】通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显:图1为现有技术中SAR ADC的电路结构示意图；图2为现有技术中Ν位SAR ADC的工作时序图；图3为现有技术中Ν位SAR ADC数字实现的状态机的示意图；图4为本申请实施例提供的一种Ν位SAR ADC数字实现的状态机的示意图；图5为本申请实施例提供的一种12位SAR ADC工作在4Mhz系统时钟频率下时的工作时序图；图6为本申请实施例提供的一种12位SAR ADC工作在4Mhz系统时钟频率下时数字实现的状态机的示意图；图7为本申请实施例提供的一种12位SAR ADC工作在2Mhz系统时钟频率下时的工作时序图；图8为本申请实施例提供的一种12位SAR ADC工作在2Mhz系统时钟频率下时数字实现的状态机的示意图。附图中相同或相似的附图标记代表相同或相似的部件。【具体实施方式】下面结合附图对本申请作进一步详细描述。本申请实施例中提供的一种逐次逼近模数转换器，其电路的实现与技术类似，可参考图1，其D/A转换器120同样用于获取原始参考信号，并根据SAR逻辑控制电路的数字输出码采样输出至比较器的比较参考信号。该逐次逼近模数转换器的特征在于，所述D/A转换器根据数字输出码确定比较参考信号的采样时间。在当前的数字输出码的有效位是前面几位时，延长转换过程中对比较参考信号的采样时间，由此避免比较参考信号在转换时发生抖动所带来的影响。比如，将采样最高有效位的时间变为Μ个CLK(系统时钟周期)，等到比较参考信号稳定后，再将采样的比较参考信号输出至比较器进行比较，在进行次高位的转换时也可以进行类似的操作，将采样次高有效位的时间变为Μ或(Μ-1)个CLK。如此类似的进行下去，直到某个有效位开始比较参考信号的转换不会引起较大抖动时，可以将采样时间重新确定为一个CLK，以从而保证后续SAR ADC的转换速率。在一般情况下，现有技术中的Ν位SAR ADC的工作时序如图2所示，其中，CLK表示工作时钟，S0C表示起始转换脉冲信号，VREF表示比较参考信号，E0C表示终止转换脉冲信号，D0UT[(N-1):0当前第1页1 2 本文档来自技高网...
【技术保护点】
一种逐次逼近模数转换器，该逐次逼近模数转换器包括D/A转换器、SAR逻辑控制电路和比较器，所述D/A转换器，用于获取原始参考信号，并根据SAR逻辑控制电路的数字输出码采样输出至比较器的比较参考信号，其特征在于，所述D/A转换器根据数字输出码确定比较参考信号的采样时间。
【技术特征摘要】
【专利技术属性】
技术研发人员：刘启付，王铭义，杨磊，章良，
申请(专利权)人：上海芯圣电子股份有限公司，
类型：发明
国别省市：上海;31
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