本发明专利技术涉及一种解决DTMB系统中3种不同码率QC-LDPC码并行编码的方案，其特征在于，所述系统的QC-LDPC码的并行编码器主要由寄存器、求和阵列、选择器和b位二输入异或门四部分组成。本发明专利技术提供的QC-LDPC并行编码器兼容多码率，能在保持编码速度不变的条件下有效减少资源需求，具有控制简单、资源消耗少、功耗小、成本低等优点。
【技术实现步骤摘要】
本专利技术涉及数字地面电视广播领域，特别涉及一种DTMB系统中QC-LDPC码编码器的并行实现方法。
技术介绍
由于在传输信道中存在的各种失真和噪声会对发送信号产生干扰，接收端不可避免地会出现数字信号产生误码的情况。为了降低误码率，需要采用信道编码技术。低密度奇偶校验(Low-Density Parity-Check, LDPC)码以其逼近Shannon限的优异性能成为信道编码领域的研究热点。准循环LDPC码(Quasic-LDPC，QC-LDPC)码是一种特殊的LDPC码,其编码可采用移位寄存器加累加器(Shift-Register-Adder-Accumulator，SRAA)加以实现。目前，QC-LDPC码已广泛应用于IEEE 802. lln，802. 16e和中国的数字地 面电视广播DTMB等标准。SRAA法是利用生成矩阵G进行编码。QC-LDPC码的生成矩阵G是由aXt个bXb阶循环矩阵Gi,」(I彡i彡a, I彡j彡t)构成的阵列，t=a+c。与信息向量对应的一部分生成矩阵是单位矩阵，与校验向量对应的其余部分生成矩阵是高密度矩阵。假设a不是素数，可被分解为a=ux (u彡X)，其中，u不等于l，x不等于a。那么，u路并行SRAA法完成一次编码需要bx+t个时钟周期，需要(uc+t)b个寄存器、ucb个二输入与门和ucb个二输入异或门。此外，还需要acb比特ROM存储循环矩阵的首行。DTMB标准采用了 3种不同码率的QC-LDPC码。对于这3种QC-LDPC码，均有t=59和b=127, 3种a的最大公约数是u=12。图I给出了不同码率Π下的参数a、c和X。DTMB标准中QC-LDPC高速编码的现有解决方案是采用u=12路并行SRAA法，3种码率所需的编码时间分别是313、440和567个时钟周期。逻辑资源需要60833个寄存器、53340个二输入与门和53340个二输入异或门，这是由码率η =0. 4对应的参数决定的。此外，3种码率共需278，892比特ROM存储循环矩阵的首行。当采用硬件实现时，需要较多的存储器和寄存器，势必会造成设备成本高，功耗大。
技术实现思路
针对DTMB系统多码率QC-LDPC高速编码的现有实现方案中存在的资源需求量大缺点，本专利技术提供了一种基于求和阵列的并行编码方法，能在保持编码速度不变的前提下，减少资源需求。如图2所示，基于求和阵列的DTMB标准中多码率QC-LDPC码的并行编码器主要由4部分组成寄存器、求和阵列、选择器和b位二输入异或门。整个编码过程分4步完成第I步，输入信息向量s，保存至寄存器1 。+1 Rt，清零寄存器R1 R。，并为选择器吣(I彡I彡c)配置恰当的码率H ;第2步，寄存器1 。+1 艮串行左移I次，为求和阵列并行输入向量(Sl，k，s2； k, *··, su；k) (I彡k彡bx),所有选择器的控制端输入P =+l (符号表示不大于(k-l)/b的最大整数)，所有选择器分别从求和阵列的输出端中选择b个，共同构成向量(S1, k，s2；k, -,Suj k)与码率为η的子块首行矩阵Fp的乘积，b位二输入异或门A1 (I ^ I ^ c)将乘积的第I段b比特与寄存器R1串行循环左移I次的结果相加，和存回寄存器R1 ;第3步，以I为步长递增改变k的取值，重复第2步bx次；第4步，并行输出码字 V= (P, S)。本专利技术提供的QC-LDPC并行编码器兼容多码率，能在保持编码速度不变的前提下有效减少资源需求，从而达到降低硬件成本和功耗的目的。关于本专利技术的优点与精神可通过接下来的专利技术详述及附图得到进一步的了解。附图说明图I给出了不同码率η下的参数a、c和X ;图2是DTMB标准中兼容3种码率QC-LDPC码的并行编码器整体结构；图3是求和阵列的构成示意图；图4给出了各种多输入异或门的数量；图5比较了传统的u路并行SRAA法与本专利技术的资源消耗。具体实施例方式下面结合附图和具体实施例对本专利技术作进一步说明，但不作为对本专利技术的限定。QC-LDPC码是一类特殊的LDPC码，它的生成矩阵G和校验矩阵H都是由循环矩阵构成的阵列，具有分段循环特点，故被称为准循环LDPC码。从行的角度看，循环矩阵的每一行都是上一行(首行是末行)循环右移一位的结果；从列的角度看，循环矩阵的每一列都是前一列(首列是末列)循环下移一位的结果。循环矩阵的行向量构成的集合与列向量构成的集合完全相同，因此，循环矩阵完全可由它的首行或首列来表征。QC-LDPC码的生成矩阵G是由aXt个bXb阶循环矩阵Gi,」(I≤i≤a, I≤j≤t)构成的阵列权利要求1.一种适合于DTMB标准采用的3种不同码率QC-LDPC码的并行编码器，QC-LDPC码的生成矩阵G是由aXt个bXb阶循环矩阵Gy构成的阵列，其中，a、t和b皆为正整数，t=a+c, 1≤i ≤ a, 1≤ j ≤ t, 3种不同码率η分别是O. 4、0. 6、0. 8,对于这3种不同码率QC-LDPC码，均有t=59和b=127，3种不同码率对应的参数a分别是24、36、48，3种不同码率对应的参数c分别是35、23、11，3种a的最大公约数是u=12，a=ux，3种不同码率对应的参数X分别是2、3、4，生成矩阵G对应码字V= (p，s)，G的前c块列对应的是校验向量P，后a块列对应的是信息向量s,以b比特为一段,校验向量P被等分为c段，即P= (P1, P2,…，P。)，信息向量s被等分为a段，即S=G1, S2,…，sa),第i段信息向量s^su, si；2,…，si；b),其特征在于，所述编码器包括以下部件 寄存器R1 Rt，寄存器R1 R。用于计算和存储校验向量P= (P1, P2，…，P。)，寄存器Rrt Rt用于缓存信息向量S=Cs1, S2，…，Sa); 求和阵列，对并行输入的u位信息比特Sl，k，s2,k,…，su，k进行组合求和，其中，1≤ k ≤ bx ； 选择器M1 M。，在求和阵列运算结果的基础上，根据码率η完成向量(Sl，k，s2,k,…，su，k)与子块首行矩阵Fp的并行乘法，其中，1≤P≤X，P=+l，符号表示不大于(k_l)/b的最大整数； b位二输入异或门A1 AyA1将向量(Sl，k，s2’k，…，su；k)与子块首行矩阵Fp乘积的第I段b比特累加到寄存器R1中，其中，1≤1≤C。2.如权利要求I所述的并行编码器，其特征在于，所述子块首行矩阵Fp是由块首行矩阵F的第u ( P -I) +Γπ P行构成的uXbc阶矩阵，而块首行矩阵F是由生成矩阵G前c块列中所有循环矩阵的首行构成的。3.如权利要求I所述的并行编码器，其特征在于，所述求和阵列有u个输入端和4086个输出端，求和阵列对并行输入的U位信息比特Sl，k，S2，k，…，Siu进行组合求和，所有子块首行矩阵共有4086个不同的非零列向量，它们与向量(S1YS2Y…，su，k)的内积对应4086个求和表达式，这些求和表达式用4086个多输入异或门加以实现。4.如权利要求I所述的并行编码器，其特征在于，所述选择器M1根据码率η和子块首行矩阵Fp的下标P从求和阵列的输出端中选择b个，以构成向量(Su, s2；k, ···, su；k)与子块本文档来自技高网...
【技术保护点】
一种适合于DTMB标准采用的3种不同码率QC？LDPC码的并行编码器，QC？LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵Gi，j构成的阵列，其中，a、t和b皆为正整数，t=a+c，1≤i≤a，1≤j≤t，3种不同码率η分别是0.4、0.6、0.8，对于这3种不同码率QC？LDPC码，均有t=59和b=127，3种不同码率对应的参数a分别是24、36、48，3种不同码率对应的参数c分别是35、23、11，3种a的最大公约数是u=12，a=ux，3种不同码率对应的参数x分别是2、3、4，生成矩阵G对应码字v=(p,s)，G的前c块列对应的是校验向量p，后a块列对应的是信息向量s，以b比特为一段，校验向量p被等分为c段，即p=(p1,p2,…,pc)，信息向量s被等分为a段，即s=(s1,s2,…,sa)，第i段信息向量si=(si,1,si,2,…,si,b)，其特征在于，所述编码器包括以下部件：寄存器R1～Rt，寄存器R1～Rc用于计算和存储校验向量p=(p1,p2,…,pc)，寄存器Rc+1～Rt用于缓存信息向量s=(s1,s2,…,sa)；求和阵列，对并行输入的u位信息比特s1,k，s2,k，…,su,k进行组合求和，其中，1≤k≤bx；选择器M1～Mc，在求和阵列运算结果的基础上，根据码率η完成向量(s1,k，s2,k，…,su,k)与子块首行矩阵Fρ的并行乘法，其中，1≤ρ≤x，ρ=[(k？1)/b]+1，符号[(k？1)/b]表示不大于(k？1)/b的最大整数；b位二输入异或门A1～Ac，Al将向量(s1,k，s2,k，…,su,k)与子块首行矩阵Fρ乘积的第l段b比特累加到寄存器Rl中，其中，1≤l≤c。...
【技术特征摘要】
【专利技术属性】
技术研发人员：张鹏，蔡超时，刘晋，
申请(专利权)人：苏州威士达信息科技有限公司，
类型：发明
国别省市：
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