本发明专利技术涉及一种解决CCSDS近地通信系统中QC-LDPC码低延时并行编码的方案，其特征在于，所述系统的QC-LDPC码的低延时并行编码器主要由寄存器、求和阵列、选择扩展器和b位二输入异或门四部分组成。本发明专利技术提供的QC-LDPC低延时并行编码器无缓存延时，能在总体上提高编码速度的条件下有效减少资源需求，具有控制简单、资源消耗少、功耗小、成本低等优点。
【技术实现步骤摘要】
本专利技术涉及近地太空数据通信领域，特别涉及一种CCSDS近地通信系统中QC-LDPC码并行编码器的低延时实现方法。
技术介绍
由于在传输信道中存在的各种失真和噪声会对发送信号产生干扰，接收端不可避免地会出现数字信号产生误码的情况。为了降低误码率，需要采用信道编码技术。低密度奇偶校验(Low-Density Parity-Check, LDPC)码以其逼近Shannon限的优 异性能成为信道编码领域的研究热点。准循环LDPC码(Quasic-LDPC，QC-LDPC)码是一种特殊的LDPC码,其编码可采用移位寄存器加累加器(Shift-Register-Adder-Accumulator，SRAA)加以实现。SRAA法是利用生成矩阵G进行编码。QC-LDPC码的生成矩阵G是由aXt个bXb阶循环矩阵Gi^ (I彡i彡a, I彡j彡t)构成的阵列，t=a+c。与信息向量对应的一部分生成矩阵是单位矩阵，与校验向量对应的其余部分生成矩阵是高密度矩阵。并行SRAA法的编码速度快，但需要先把信息向量缓存完毕才能开始编码，导致延时长。如果采用逐位输入信息比特的方式，那么缓存信息向量造成的延时长达ab个时钟周期。并行SRAA法完成一次编码需要b+t个时钟周期，需要(ac+t)b个寄存器、acb个二输入与门和acb个二输入异或门。CCSDS 近地通信系统推荐了一种 QC-LDPC 码，其中，a=14，c=2，t=16，b=511。除了b=l*511外，b只能被分解为b=7*73。CCSDS近地通信系统中QC-LDPC高速编码的现有解决方案是采用并行SRAA法，所需的编码时间仅为527个时钟周期。然而，逐位串行缓存信息向量造成的延时长达7154个时钟周期，远远大于编码时间。即使以7位并行方式高速缓存信息向量，也会产生1022个时钟周期的延时，几乎是编码时间的2倍，令人难以接受。此外，并行SRAA法所需的逻辑资源包括22484个寄存器、14308个二输入与门和14308个二输入异或门。当采用硬件实现时,如此多的资源需求意味着功耗大、成本高。
技术实现思路
针对CCSDS近地通信系统QC-LDPC码高速编码的现有实现方案中存在的延时长和资源需求量大缺点，本专利技术提供了一种低延时的并行编码方法，无缓存延时，能在总体上提高编码速度的同时，减少资源需求。如图I所示，CCSDS近地通信系统中QC-LDPC码的低延时并行编码器主要由4种功能模块组成寄存器、求和阵列、选择扩展器和b位二输入异或门。整个编码过程分4步完成 第I步，清零寄存器Ra+1和Ra+2 ;第2步，并行输入u位信息比特em，em+1,…，θυη+6(O ( n<ax),寄存器R1 Ra串行左移u位，缓冲信息向量S，选择扩展器的块行号控制端输入P=+l(符号表示不大于n/x的最大整数)，选择扩展器M1和M2根据P的数值分别从求和阵列的输出端中选择b个共同构成向量(eun，eun+1，…，em+6)与子块行矩阵Up的乘积，b位二输入异或门A1 (I彡I彡2)将乘积的第I段b比特与寄存器Ra+1串行循环左移u位的结果相加，和存回寄存器Ra+1 ;第3步，以I为步长递增改变η的取值，重复第2步ax次；第4步,并行输出码字V= (S，P)。本专利技术提供的QC-LDPC低延时并行编码器，能在总体上提高编码速度的前提下有效减少资源需求，从而达到降低硬件成本和功耗的目的。关于本专利技术的优点与精神可通过接下来的专利技术详述及附图得到进一步的了解。附图说明图I是CCSDS近地通信系统中QC-LDPC码的低延时并行编码器整体结构；图2是求和阵列的构成示意图；图3给出了各种多输入异或门的数量；图4比较了传统的并行SRAA法与本专利技术的编码速度和资源消耗。具体实施例方式下面结合附图和具体实施例对本专利技术作进一步说明，但不作为对本专利技术的限定。QC-LDPC码是一类特殊的LDPC码，它的生成矩阵G和校验矩阵H都是由循环矩阵构成的阵列，具有分段循环特点，故被称为准循环LDPC码。从行的角度看，循环矩阵的每一行都是上一行(首行是末行)循环右移一位的结果；从列的角度看，循环矩阵的每一列都是前一列(首列是末列)循环下移一位的结果。循环矩阵的行向量构成的集合与列向量构成的集合完全相同，因此，循环矩阵完全可由它的首行或首列来表征。QC-LDPC码的生成矩阵G是由aXt个bXb阶循环矩阵Gi,」(I彡i彡a, I彡j彡t)构成的阵列权利要求1.一种适合于CCSDS近地通信系统采用的QC-LDPC码的低延时并行编码器，QC-LDPC码的生成矩阵G是由aXt个bXb阶循环矩阵Gi^构成的阵列,其中，a=14, t=16, b=511,c=t-a=2,1 < i < a, I < j < t, b=ux, u=7, x=73,生成矩阵 G 对应码字 v=(s, p), G 的前 a块列对应的是信息向量S=Gtl, e1；…，en),后c块列对应的是校验向量P, Wb比特为一段，信息向量s被等分为a段,即S=G1, S2,…，sa),校验向量P被等分为c=2段,即P= (P1, P2)，其特征在于，所述编码器包括以下部件 寄存器R1 Ra+2，寄存器R1 Ra用于缓存信息向量S= (Sl，S2,-, sa)，寄存器Ra+1和Ra+2用于计算和存储校验向量P= (P1, P2)； 求和阵列，对并行输入的U位信息比特em，em+1，…，em+6进行组合求和，其中，O ^ n<ax ； 选择扩展器札和仏，在求和阵列运算结果的基础上，完成向量(eun，eun+1，…，em+6)与子块行矩阵Up的并行乘法，其中，I彡P彡a，P=+l，符号表示不大于n/x的最大整数； b位二输入异或门A1和A2, A1将向量(em，em+1，…，em+6)与子块行矩阵Up乘积的第I段b比特累加到寄存器Ra+1中，其中，I彡I彡C。2.如权利要求I所述的并行编码器，其特征在于，所述子块行矩阵Up是由生成矩阵G第P块行、后c块列中所有循环矩阵的前u行构成的。3.如权利要求I所述的并行编码器，其特征在于，所述求和阵列有u个输入端和127个输出端，求和阵列对并行输入的u位信息比特em，em+1,…，em+6进行组合求和，所有子块行矩阵共有127个不同的非零列向量，它们与向量(em，em+1，…，em+6)的内积对应127个求和表达式，这些求和表达式用127个多输入异或门加以实现。4.如权利要求I所述的并行编码器，其特征在于，所述选择扩展器M1根据子块行矩阵Up的下标P从求和阵列的输出端中选择一部分并扩展成b个，以构成向量(em，em+1，…,θ +6)与子块行矩阵Up乘积的第I段b比特，选择方式完全取决于Up的1022个列向量。5.一种适合于CCSDS近地通信系统采用的QC-LDPC码的低延时并行编码方法，QC-LDPC码的生成矩阵G是由aXt个bXb阶循环矩阵Gi^构成的阵列,其中，a=14, t=16, b=511,c=t-a=2,1 < i < a, I < j < t, b=ux, u=7, x=73,生成矩阵 G 对应码字 v=(s, p), G 的前 a块列对应的是信息向量S本文档来自技高网...
【技术保护点】
一种适合于CCSDS近地通信系统采用的QC？LDPC码的低延时并行编码器，QC？LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵Gi,j构成的阵列，其中，a=14，t=16，b=511，c=t？a=2，1≤i≤a，1≤j≤t，b=ux，u=7，x=73，生成矩阵G对应码字v=(s,p)，G的前a块列对应的是信息向量s=(e0,e1,…,eab？1)，后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段，即s=(s1,s2,…,sa)，校验向量p被等分为c=2段，即p=(p1,p2)，其特征在于，所述编码器包括以下部件：寄存器R1～Ra+2，寄存器R1～Ra用于缓存信息向量s=(s1,s2,…,sa)，寄存器Ra+1和Ra+2用于计算和存储校验向量p=(p1,p2)；求和阵列，对并行输入的u位信息比特eun,eun+1，…,eun+6进行组合求和，其中，0≤n二输入异或门A1和A2，Al将向量(eun,eun+1,…,eun+6)与子块行矩阵Uρ乘积的第l段b比特累加到寄存器Ra+1中，其中，1≤l≤c。...
【技术特征摘要】
【专利技术属性】
技术研发人员：张鹏，蔡超时，杨刚，
申请(专利权)人：苏州威士达信息科技有限公司，
类型：发明
国别省市：
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